Добрый день уважаемые гуру!!
Делаю что-то, отдаленно похожее на
http://www.mvd-fpga.com/cores/en/up_converter_overview.html использую ЦАП AD9739A, с частотой оцифровки 2.5ГГц. Интерфейс в ЦАПе : двух канальный LVDS DDR, что требует частоты 625МГц на канал.
По даташитам для стратикса 4 спидгрейта 3 тактовое дерево может работать на частотах до 717 МГц, как бы не вижу проблем что бы выдать через ддр регистры поток на частоте 625МГЦ, но в даташите указано достаточно вольно
Цитата
All Stratix IV E, GX, and GT devices have built-in serializer/deserializer (SERDES) circuitry that supports high-speed LVDS interfaces at data rates of up to 1.6 Gbps. SERDES circuitry is configurable to support source-synchronous communication protocols such as Utopia, Rapid I/O, XSBI, small form factor interface (SFI), serial peripheral interface (SPI), and asynchronous protocols such as SGMII and Gigabit Etherne
Так можно ли вытащить ДДР поток на частоте 625 МГц без SERDES ? Ответ на этот вопрос в документации не нашел. Может кто делал что-то подобное?
Спасибо!
UPD. или отложить стратикс 4 и поставить виртекс 6 ?
Вытащить из Стратикс 4 8*1.25ГГц, без использования SERDES
Sep 14 2011, 11:05
