Цитата(des00 @ Sep 15 2011, 01:10)
1. У стратиксов, судя по даташиту DDR регистры на выходе SERDES не используются.
2. Если DDR не используются значит по тактовому дереву нужно тащить 1.25 ГГц, тогда как по даташиту оно держит всего 717/800МГц.
все прямо как в анекдоте про число пи в военное время %)
раздел документации LVDS Interface with the Use External PLL Option Enabled
Цитата
The high-speed clock generated from the PLL is intended to clock the LVDS SERDES circuitry only. Do not use the high-speed clock to drive other logic because the allowed frequency to drive the core logic is restricted by the PLL FOUT specification. For more information about the FOUT specification, refer to the DC and Switching Characteristics for Stratix IV Devices chapter.
т.е. если тактировать только SERDES, то по тактовому дереву можно протащить до 1.6 ГГц %)
и еще немного интересной информации
Цитата
Figure 8–2 on page 8–3 and Figure 8–3 on page 8–4 show the locations of the left and right PLLs for Stratix IV E, GT, and GX devices. The PLL VCO operates at the clock frequency of the data rate. Clock switchover and dynamic reconfiguration are allowed using the left and right PLL in high-speed differential I/O support mode.
Цитата
взял мегавизард, сгенерировал корку ALTLVDS с параметрами : 14 каналов, deserialization 4в1, inclock/datarate/outclock = 312,5/1250/625MHz, PLL внутри корки, чип i3, TQ дает ошибку внутри SERDES, при передачи сигнала из домена частоты 312.5МГц в домен 1250МГц %)
очень занятное дело, если выводить по 1,2 бита, то через аппаратный serdes все хорошо. Стоит сделать 4-х битную шину, как валится времянка в цепи захвата данных в сдвиговый регистр на 1.25ГГц %)
Вытащить из Стратикс 4 8*1.25ГГц, без использования SERDES
Sep 15 2011, 08:08
