Здравствуйте, хочу выставить на обсуждение свой проект. Требуется создать синтезатор со следующими основными характеристиками:
Диапазон перестройки: 6000 – 12000 МГц
Шаг перестройки: 100кГц
Скорость перестройки: 1мкС
Уровень фазовых шумов: -70dBc/Гц@100кГц не хуже.

Для обеспечения высокой скорости перестройки с малым шагом, кроме как «качать» опору с помощью DDS ничего больше в голову не пришло.
Сразу скажу, что я человек новый в этом деле, практики нет вообще, время теоретического изучения данного направления меньше 4-х месяцев. За это время было прочитано масса статей и перечитан не один форум, в результате была выбрана следующая структурная схема:

Рисунок 1. Структурная схема синтезатора с ФАПЧ диапазона 6 – 12 ГГц.

Вопросы:
1) Влияние делителя ADF5000 на фазовые шумы (может взять /4 или /8) ?
2) Делитель лучше включать как показано на рисунке 2?

Рисунок 2. Схема включения делителя ADF500x.

3) Почему при использовании DDS в качестве опорного генератора лучше использовать синтезатор дробник?
4) Как выбирать опорную частоту для DDS так чтобы обеспечить максимальнюу скорость и минимальные фазовые шумы, а также побочные компоненты на частотах n•FCLK ± FOUT были максимально отфильтрованы.

Рисунок 3. Побочные компоненты и огибающая выходного спектра DDS.

5) Синтезатор был смоделирован в программе ADIsimPLL.


Рисунок 4. Схема включения синтезатора ADF4156 с ФАПЧ в программе ADIsimPLL.

Для обеспечения времени перестройки в 1мкС частота среза петлевого фильтра была выбрана 5МГц, время переходного процесса при этом получилось примерно 0,6мкС (с запасом).

Рисунок 5. Время установления частоты.

Фильтр был выбран активный с предварительной фильтрацией, инвертирующие включение.
Первичный выбор операционного усилителя проходил по двум параметрам, полоса пропускания ОУ должна быть на порядок выше полосы пропускания ФНЧ, то есть не менее 50МГц и по напряжению питания т.к. управляющее напряжение ГУНа (HMC732LC4b) от (0-23)В. Из ОУ предложенных в программе ADIsimPLL ничего не подошло. С интернета были скачены все ОУ фирмы ANALOG DEVICES. Выбрано было более трех десятков ОУ. Добавил пару моделей в ADIsimPLL 3.40->libBackup->OpAmp-> AnalogDevices.lib. При создании моделей было замечено, что при увеличении Ib на графике Leakage возле частоты основного сигнала появляются гармоники, то есть чем больше Ib тем больше количество, а самое главное и уровень этих гармоник. В литературе было вычитано, что это входной ток ошибки ОУ. Исходя из этого окончательный выбор пал на ОУ AD8033 с полосой 80МГц, Wide supply voltage range: 5 V to 24 V, и Ib = 1.5pA (IBias = 1.5p), была создана модель

.model AD8033
VNoise = 11n
VnCornerFreq = 700
INoise = 0.7f
VOffset = 1m
IOffset = 1p
IBias = 1.5p
.endmodel


Рисунок 6. Уровень шумов относительно основного сигнала? (как назвать этот график?)

А теперь вопрос:
а) Правильно ли выбрана полоса пропускания фильтра, и как отразится на шумовых характеристиках столь широкая полоса?
б) Правильно ли я действовал при выборе ОУ, может у кого есть опыт в создании активных петель для обеспечения такой скорости перестройки при сохранении заданных шумовых характеристик?

6) Как лучше ответвлять сигнал на обратную петлю ФАПЧ, через резистивный Т образный мост(по 18 Ом) или через ответвитесь, имеет ли это значение для улучшения качества шумов? Смотрим рисунок


Рисунок 7. а) Т – образный мост б) ответвитель.
7) Вообще как на ваш взгляд будет ли успевать синтезатор работать на таких скоростях, я так понимаю скорость самого синтезатора ограничена частотой сравнения фазового детектора, у ADF4156 частота фазового детектора Fфд = 32МГц, т.е. я так понимаю примерно 0,03 мкС для него максимальная скорость перестройки? Вроде как программно можно задать синтезатору количество раз сравнения ОСНОВНОГО сигнала с ОПОРНЫМ, есть такое?
8) В ADIsimPLL ГУН можно создать двумя путями: табличным и описанием его параметров. Я создал табличную модель заведя данные зависимости управляющего напряжения от частоты а также фазовые шумы. Меня смущает график №3 что это?

Рисунок 8. Характеристики ГУНа (HMC732LC4b)

Вторым способом у меня не получается создать модель, постоянно выдает какую то ошибку. Насколько правильно будет описан ГУН первым или вторым способом?

9) Спуры (Шыпы, Шпоры) что это такое я так до конца и не понял, какова природа их происхождения и как с ними бороться? на анализаторе спектра они в каком виде будут?

Рисунок 9. Общая шумовая характеристика при различных отстройках.

Только не надо отправлять меня читать опять литературу, и так далее, на все заданные мной вопросы у меня есть свое мнение, хочется услышать про тоже но другими словами.

Правильный фильтр - это гребенка переключаемых узкополосных, высокодобротных фильтров. При отсутствии должной фильтрации, в лучшем случае спуры будут расти на величину 20log(Fvco/Fdds). В худшем случае, как говорил Александр при наличии "двух независимых опор", можно ожидать еще массу новых комбинационных составляющих с непредсказуемым уровнем.

Правильным фильтром здесь был бы только перестраиваемый кварцевый фильтр или перестраиваемый узкополосный ПАВ-фильтр, которых в природе увы не существует. Все существующие в природе перестраиваемые фильтры (ЖИГ-фильтры, фильтры на переключаемых конденсаторах, варакторные и др.) не подходят для этой задачи, а цифровая фильтрация здесь неуместна, так как эффективнее сразу сделать максимально чистый спектр по принципу FPGA+DAC, используя специальные приёмы и способы подавления различных спур.
Самая простая технология снижения спур ценою сужения диапазона перестройки DDS описана в одной из статей Александра Ченакина, но она в таком простом виде не подойдёт. Там же описана технология расширения спектра DDS после подавления.
Предположим, что Вы взяли в качестве опорной частоты DDS, перестраиваемый в диапазоне 200-300 МГц, максимальные спуры которого в широкой полосе достигли -60 дБн, а в узкой полосе - -80 дБн и каким-то образом отфильтровали их, снизив до -80 дБн во всём спектре. При переносе их на частоты 8-12 ГГц вы полУчите приращение 20log40=32дБ, т.е. спуры вырастут до -48 дБн. Если размышлять дальше, то Вас не устроит подавление спур даже до -100дБн во всём спектре (а добиться такого подавления для 2/3 октавы пока нереально), из чего можно заключить, что DDS в качестве опоры здесь абсолютно неприменим. Я вообще сомневаюсь, что DDS нужен в этой разработке...

Нужен. Схемка без умножения спур уже предложена и решена проблема независимых опор, а в ответ - тишина.

я внимательно изучаю предложенную вами схему ... однако вас скорее интересует мнение спецов...

Если ддс в опоре, то спуры опять возрастут на n1(n2-1) да и тогда зачем вобще подставку делать?

wjs
Спуры, как и в Вашем варианте, сначала делятся (уменьшаются), а потом умножаются (увеличиваются). Если посмотреть суммарное уменьшение и увеличение, то они оказываются примерно равными. Разница только в переносе частоты квадратурного смешения в более "удобный" диапазон, нет необходимости в двухканальном DDS, частота IF и PD немного повыше.

Что-то я...Вы ж сами пишите fvco=n1(n2-1)fdds значит спуры увеличатся на эти самые n1(n2-1), а ддс делится всего на 4.

Если подставку выкинуть будет fvco=n1n2fdds дак нужна ли она тут?

wjs
По вашей логике получается, если мы Fvco поделим на N1, то получим спуры в (N2-1) раз больше, чем после смешения Fvco/N1 + Fdds ? Тогда бы они росли до бесконечности по замкнутому кругу.

Конечную формулу можно переписать немного в другом виде:

Fvco = [(Fvco/N1 + Fdds)/N2]*(N2-1)*N1

из которой видно, что Fdds делится на N2 и умножается на (N2-1)*N1

Мои сомнения более адресованы к ТЗ. Если в нём нет речи о минимальном шаге 100 кГц, и времени перестройки 1 мкс, а есть речь лишь о скорости свипа, то есть более "чистые" варианты. Просто Vecheslavу ПМСМ лучше было бы уточнить эти немаловажные детали, а затем искать пути решения.
Что то я туплю по Вашей схеме, вроде бы спуры DDS в опоре PD будут доминирующими и усиливаться они будут сильнее (28-33 дБ), чем подавляться после DDS (12 дБ). Можете пояснить идею более доходчиво?

YIG
В одной теме можно много всяких задач решить. Если в идеи есть здравое зерно, можно и параллельно обсуждать.

несфазированные меж собой пополамделители 0 и 90 случайным образом будут делать верхнюю либо нижнюю боковую в квадратурнике.

хитро конечно... для подставки это верно, но не для всего синтезатора.

Да, все правильно, необходима начальная синхронизация. На невысоких частотах ее легко сделать.


Чувствую, я не прав. Еще одна безумная идея. Не получается простыми путями зашить DDS в опору. Сам себе противоречу.

Что то про делитель перед ADL5375 непонятно, на сколько же все-таки делим. Но это непринципиально. Главное- на чем строить делители 1100 на 2 а потом квадратурники на 250-275? Тут только ЭСЛ микросхемы потянут, особенно квадратурный делитель. Самое противное- после квадратурного делителя у нас будет прямоугольник, т.е на смеситель попрет третья гармоника, пятая, а при несимметричности триггеров- и вторая. На выходе смесителя будет каша. Или мы гармоники квадратурного счетчика ФНЧ режем?

у хитайта есть прэлестный сдвоенный D-триггер с общим клоком 95х-какой-то, правда даже даташит по лицензии.
Делать на таком такую штуку - самое оно, хоть на N GHz.

..

Сообщение отредактировал тау - Sep 20 2011, 20:39