Запускаю SAM7S128, обнаружил что SPI в режиме Мастер читает данные не в том цикле. Например, меняем данные на спаде, читаем на фронте. Так вот, на самом деле читаем на следующем спаде. Может кто разбирался, правда на спаде читает или все-таки чуть раньше?

Разобрался, читает данные за 20 нс до перепада, на котором передает. Есть надежда, что будет работать устойчиво при наличии помех. Последний бит читается, соответственно, в то время, когда должен быть еще один перепад, хотя SCLK уже не меняется. Здесь может быть косяк, если Slave не держит последний бит после окончания обмена. Тогда последний бит теряется. Так поступает, например, AD7738.

Спасибо за инфу. Я думаю очень полезно знать при разработке.

Если не ошибаюсь, именно из за этого '595 и '165 на одной шине требуют инверсии CLK для '165. По крайней мере, я у себя это так решил.