Цитата(Duke21 @ Oct 10 2011, 17:53)

попробую поставить вопрос по другому.... как прописать в verilog вход на АЦП?
module AD_DA (AD_data, OE_ADC, OTR_ADC, DA_data, clk);
input [13:0] AD_data; // данные с ацп
input OTR_ADC; // перегрузка ацп
output clk; // синхронизация для ацп, цап(если тактовый сигнал заводить с ПЛИС)
output reg [13:0] DA_data; // данные на ЦАП
Я бы сделал так. А физические выводы переназначел в пинпланнере.