Здравствуйте, хочу выставить на обсуждение свой проект. Требуется создать синтезатор со следующими основными характеристиками:
Диапазон перестройки: 6000 – 12000 МГц
Шаг перестройки: 100кГц
Скорость перестройки: 1мкС
Уровень фазовых шумов: -70dBc/Гц@100кГц не хуже.

Для обеспечения высокой скорости перестройки с малым шагом, кроме как «качать» опору с помощью DDS ничего больше в голову не пришло.
Сразу скажу, что я человек новый в этом деле, практики нет вообще, время теоретического изучения данного направления меньше 4-х месяцев. За это время было прочитано масса статей и перечитан не один форум, в результате была выбрана следующая структурная схема:

Рисунок 1. Структурная схема синтезатора с ФАПЧ диапазона 6 – 12 ГГц.

Вопросы:
1) Влияние делителя ADF5000 на фазовые шумы (может взять /4 или /8) ?
2) Делитель лучше включать как показано на рисунке 2?

Рисунок 2. Схема включения делителя ADF500x.

3) Почему при использовании DDS в качестве опорного генератора лучше использовать синтезатор дробник?
4) Как выбирать опорную частоту для DDS так чтобы обеспечить максимальнюу скорость и минимальные фазовые шумы, а также побочные компоненты на частотах n•FCLK ± FOUT были максимально отфильтрованы.

Рисунок 3. Побочные компоненты и огибающая выходного спектра DDS.

5) Синтезатор был смоделирован в программе ADIsimPLL.


Рисунок 4. Схема включения синтезатора ADF4156 с ФАПЧ в программе ADIsimPLL.

Для обеспечения времени перестройки в 1мкС частота среза петлевого фильтра была выбрана 5МГц, время переходного процесса при этом получилось примерно 0,6мкС (с запасом).

Рисунок 5. Время установления частоты.

Фильтр был выбран активный с предварительной фильтрацией, инвертирующие включение.
Первичный выбор операционного усилителя проходил по двум параметрам, полоса пропускания ОУ должна быть на порядок выше полосы пропускания ФНЧ, то есть не менее 50МГц и по напряжению питания т.к. управляющее напряжение ГУНа (HMC732LC4b) от (0-23)В. Из ОУ предложенных в программе ADIsimPLL ничего не подошло. С интернета были скачены все ОУ фирмы ANALOG DEVICES. Выбрано было более трех десятков ОУ. Добавил пару моделей в ADIsimPLL 3.40->libBackup->OpAmp-> AnalogDevices.lib. При создании моделей было замечено, что при увеличении Ib на графике Leakage возле частоты основного сигнала появляются гармоники, то есть чем больше Ib тем больше количество, а самое главное и уровень этих гармоник. В литературе было вычитано, что это входной ток ошибки ОУ. Исходя из этого окончательный выбор пал на ОУ AD8033 с полосой 80МГц, Wide supply voltage range: 5 V to 24 V, и Ib = 1.5pA (IBias = 1.5p), была создана модель

.model AD8033
VNoise = 11n
VnCornerFreq = 700
INoise = 0.7f
VOffset = 1m
IOffset = 1p
IBias = 1.5p
.endmodel


Рисунок 6. Уровень шумов относительно основного сигнала? (как назвать этот график?)

А теперь вопрос:
а) Правильно ли выбрана полоса пропускания фильтра, и как отразится на шумовых характеристиках столь широкая полоса?
б) Правильно ли я действовал при выборе ОУ, может у кого есть опыт в создании активных петель для обеспечения такой скорости перестройки при сохранении заданных шумовых характеристик?

6) Как лучше ответвлять сигнал на обратную петлю ФАПЧ, через резистивный Т образный мост(по 18 Ом) или через ответвитесь, имеет ли это значение для улучшения качества шумов? Смотрим рисунок


Рисунок 7. а) Т – образный мост б) ответвитель.
7) Вообще как на ваш взгляд будет ли успевать синтезатор работать на таких скоростях, я так понимаю скорость самого синтезатора ограничена частотой сравнения фазового детектора, у ADF4156 частота фазового детектора Fфд = 32МГц, т.е. я так понимаю примерно 0,03 мкС для него максимальная скорость перестройки? Вроде как программно можно задать синтезатору количество раз сравнения ОСНОВНОГО сигнала с ОПОРНЫМ, есть такое?
8) В ADIsimPLL ГУН можно создать двумя путями: табличным и описанием его параметров. Я создал табличную модель заведя данные зависимости управляющего напряжения от частоты а также фазовые шумы. Меня смущает график №3 что это?

Рисунок 8. Характеристики ГУНа (HMC732LC4b)

Вторым способом у меня не получается создать модель, постоянно выдает какую то ошибку. Насколько правильно будет описан ГУН первым или вторым способом?

9) Спуры (Шыпы, Шпоры) что это такое я так до конца и не понял, какова природа их происхождения и как с ними бороться? на анализаторе спектра они в каком виде будут?

Рисунок 9. Общая шумовая характеристика при различных отстройках.

Только не надо отправлять меня читать опять литературу, и так далее, на все заданные мной вопросы у меня есть свое мнение, хочется услышать про тоже но другими словами.

Я как-то немного выпал из тонкостей идеи, зачем 40/60, но ИМХО
- У 4002 Вы сможете перепрограммировать ref делитель 3/2 где-то за 1.3мкс при макс 20МГц CLK по управлению
- все бы сделал, чтобы одновременно 40 и 60 не присутствовали на плате.

борьба со спурами, но как это происходит?!? ... как мне Tay не разжевывал я так пока и не понял до конца...


печально ...



ну не ужели нельзя развязать два кварца экранировкой? а как насчет первого варианта где 120МГЦ через делители на 3 и 2, если и этот вариант не подходит то придется вашу идею прорабатывать, сегодня искал 74AUC1(2)g86 так и не понял что за устройство...сейчас еще погуглю.. вроде накопал http://www.ti.com/lit/ds/symlink/sn74auc1g86.pdf



вот тоже не пойму все в начале дискуссии активно предлагали использовать делители 3/4, 2/3, а на деле это оказалось не так уж легко реализовать ... или я не там ищу? вообще кто-нибудь реализовывал такую идею с переключением частоты опоры?

Сообщение отредактировал Vecheslav - Nov 10 2011, 13:51

Я просто имел ввиду сдвоенный в одном корпусе XOR http://www.ti.com/lit/ds/sces479b/sces479b.pdf или
http://www.nxp.com/documents/data_sheet/74LVC2G86.pdf

дробные спуры у HMC702 тем меньше , чем дальше кратность умножения опоры на выход VCO отличается от целого числа. Например Nобщ=200.001 - спуры весьма велики и находятся в полосе PLL . Nобщ=200.3 - дробных спур не видать вообще. Nобщ=200.990 - опять лезут спуры. Переключением опор имеющих наибольшее общее кратное и позволяет уменьшить количество частотных точек на свипе со спурами. В этом смысле делитель /3/4 лучше чем /2/3. Но даже делитель /2/3 от 120 МГц это лучше чем одна опора на 50 МГц , так как спуры будут встречаться реже (через 120 мгц интервал по свипу).
Лучше было бы наверное иметь частоты FPFD что-то типа 65 и 70 Мгц, тогда у них общая опора 910 мгц (переключаемый делитель на 13 и 14) . Но это как-то тяжеловато будет выглядеть.

это не страшно что 1,3 мкс, главное чтобы конец записи и перезагрузка регистра REF предделителя в ADF4002 одномоментно совпала с моментом перезагрузки делителей в HMC702.


Переключать отдельные независимые кварцевые опоры нельзя , хотя бы потому что они имеют допустим неточность установки собственной частоты в 5 ppm, На частоте 10ГГц эти погрешности станут равны 50кгц, а при шаге 250 кгц допускается какая ошибка ? кажется 10кгц . Вторая причина в том , что даже если переключаемые опоры имеют 0,1ppm точность , то на интервале 1 мкс шаг по частоте через 250 кГц во временной области больше напоминает скачек фазы , что для некогерентных опор приведет возможно к проблемам, большим чем спуры от фракциональника.

Скажем так: дороговато - оказывается я сильно отстал от жизни в плане цен http://www.hittite.com/products/view.html/view/HMC394LP4
Можно рассмотреть еще в этом плане http://www.hittite.com/products/view.html/view/HMC705LP4 - но подороже

У 4002 вроде ненормируемое время дешифрования и загрузки.
Добавлено. Вспомнил еще кое-что AD9513-9515, например, http://www.analog.com/en/clock-and-timing/...ts/product.html

Сообщение отредактировал ledum - Nov 10 2011, 16:18

а действительно, хороша.


по фронте LE вроде бы как должна и перезаписаться в рабочий регистр- защелку.

А по-моему, самое то! Vecheslav вроде как DDS собирается в опору ставить, так там как раз и нужна опора до 1 ГГц. Эту опору можно элементарно сделать умножением или узкополосной ФАПЧ на ПАВ-генераторе или узкополосном ГУНе и растащить на DDS и на вход программируемого делителя, формирующего опору дробночисленной ФАПЧ.
Однако, городуха для начинающего синтезаторщика неслабая (это я опять о себе). Я бы для такой архитектуры DDS, PLL и формирователь опор на разные модули растащил. Если бы не требование ступенчатого свипа, то эта задача на PMYTO решается красивше. Оно и не факт, что на дробночисленнике ступенчатый свип с запрошенными в ТЗ характеристиками выйдет. Всё-таки здесь архитектура с подмешиванием DDS к СВЧ логичнее и симпатичнее выглядит, но реализовать её сразу вряд ли получится.

На одном из семинаров на ВДМаисе в Киеве лет 5 назад этот вопрос задавался, по другой чипе ЕМНИП - мужичек-американец с писклявым голосом, довольно толковый, ответил примерно так: "А какая вам разница - все равно захват в петле происходит намного дольше. Дешифрация, защелкивание в соответствующий внутренний регистр и принятие к исполнению (переводчик) (processing - вроде так звучало) должно происходить за время 20-100нс, я так думаю, для уточнения обратитесь в техподдержку."

Сообщение отредактировал ledum - Nov 11 2011, 08:41

этот вариант я тоже рассмотрю, но позже ... хочу довести до конца идею с опорником 120 и делителем 2/3 и так... то что просто поставить два кварца на 40 и 60 и клацать между ними с помощью ключа утопическая идея, я понял, спасибо TAYю, подробно объяснил.

но хочется получить комментарии и вот к этим схемам.

Схема 1

Схема 2

Схема 3

Схема 4


больше всего вызывает вопросы схема 4, как обычный синтезатор 4002 можно использовать как делитель 2/3, как его нужно включить чтобы он работал как делитель?

Сообщение отредактировал Vecheslav - Nov 11 2011, 13:45

120Мгц подаете либо на 8 (REF_in), либо на 6 (RF_inA, 5-я RF_inB через 100пФ на корпус), для выбора коэффициента деления программируте 00 регистр REFERENCE COUNTER LATCH в первом случае, либо 01 N COUNTER LATCH во втором, в любом случае сигнал снимаете с 14 ноги MUXOUT, задав правильно биты M3-M1 в регистре 10 FUNCTION LATCH - в первом случае 100, во втором - 010. Никакие фильтры, как на картинке не нужны. Вы ж ее простым делителем программируете.

Сообщение отредактировал ledum - Nov 11 2011, 15:23

я так понимаю MUXOUT программируется не как контроль захвата, а как выход с N делителя (RFin вход) или с R делителя (REFin вход), если это так то более менее понятно, теперь другой вопрос, я так и не понял можно его (4002) однозначно использовать или нет, срыва захвата в режиме свип не будет? и еще в таком включении 4002 ноги REFin(или RFin) и СP просто в воздухе?

Сообщение отредактировал Vecheslav - Nov 11 2011, 15:48

схема 1 не годится

схема 2 - надо отделить выход опоры от HMC394 конденсатором , я бы еще и резистор ом 50 последовательно впихнул бы.
скорее всего будете ноги управления только А0...А2 использовать - их к плисине , а остальные сразу заземлить.
конденсаторы по питанию не хотите поставить возле HMC394 ?

схема 3 - гораздо хуже 2 , т.к. избыточна

Муксауот - просто выход мультиплексора с внутренней логики синтеза, на работу чипы не должен влиять. Это стандартная фича большинства чипов АД и Натионал Семикондакторс. Что касается будет - не будет, то я на время отпуска слегка выпал из обсуждения (а все мои 8 директоров уже надавали задач) и не очень соображаю некоторые вещи - как например, решается вопрос сообщения Хиттайтом при свипе, что неплохо бы поменять опору, ибо подползаю к целому коэффициенту деления в петле. Незадействованные входы я бы посадил на землю через адекватные кондеры.

Сообщение отредактировал ledum - Nov 11 2011, 16:38

Хитайт буит молчать как рыба , ничего не сообщит, да и некогда от него на свипе сообщения принимать - трясти свипировать нужно .
Все коэффициенты и когда что переставлять из предделителя - надо посчитать заранее , записать на бумашку, вложить в программу, сделать табличку , и уже по ней в свипе работать. В реальном времени думать особо некогда будет. п.м.с.м

Ничто не мешает распараллелить процессы загрузки и анализа реакции системы в FPGA.