нужно для выравнивания длин трасс на мезанине, подключаемом к Xilinx ML605.brd
В проекте ML605 .brd сделано выравнивание длин в дифф парах, и так как проводники пары идут от FPGA к разему в одном слое, они не учитывали Z axis.
(Setup>Constraints>Modes>Electrical Modes> чекбокс "Z axis delay" пустой)
Мне на мезанине надо выровнять и пары между собой; пары идут по 5 и 14 слоям, между 5 и 14 миллиметр. Многовато.

как вывести из Allegro PCB Editor длины трасс в дифф парах с учетом Z axis,
или еще лучше - propagation delay time pin-to-pin (c учетом propagation velocity factor in via ), порядка 30 цепей.

Вообще для этих целей в Allegro есть интерфейс DesignLink(см Allegro® PCB SI User Guide). Он вроде как позволяет состыковать между собой 2 brd файла для моделирования и констрейнов. Но мне пока это делать не приходилось, поэтому это чистая теория...

А как вытащить длинну с Z-axis не знаю. Никогда такой задачи не было.

Непонятно вообще, при чем тут длина трасс на мезанине(я так понимаю это отдельная плата) и Z axis delay.
Суммарная длина трасс - понимаю.
Учет длины(высоты/глубины) переходных при проверке выравниваний - тоже понимаю.
Но Вы хотите их смешать в очень странный коктейль...

Мне нужно для разработки сопрягаемого с ML605.brd проекта извлечь из из проекта ML605.brd длины трасс, с учетом длины (высоты/глубины) в переходных.
Может я и зря упомянул Z axis delay - просто мне он кажется единственным параметром, учитывающим длины (высоты/глубины) в переходных

Спрошу по другому: Как из .brd извлечь длины трасс с учетом длины (высоты/глубины) в переходных?

Сообщение отредактировал sast777 - Nov 25 2011, 13:33

Генерите "Etch Length by Net Report". Путем несложных преобразований этого отчета получаете список длин нужных цепей. Дальше эти длины закладываются в констрейны проектируемой платы в часть Delta установки Relative Delay Match Group-ы.
А Z-axis delay здесь будет мало актуален - ведь это диффпары, если будете переходить со слоя на слой, то переходить обоими трассами, значит выравнивание внутри трассы останется на месте. А выравнивать трассы между собой с точностью пары мм... можно конечно, если Вам реально важна временная точность порядка 10-15пс, только тогда не забудьте прописать Pin Delay в компонентах своей платы и откуда-то извлечь их из ML605
Правда все просто? Вы точно уверены, что это необходимо?

нужно именно выровнять
1) трассы в паре - это понятно как, через Pin Delay; Pin Delay - из Xilinx ISE;
2) пару к паре - есть требование: "The difference in track length between the Data and Strobe signals shall be less than 5 % of the track length and no more than 5 mm."

Стандарт слов нет как кривой в части требований к PCB, да не я стандарт писал - мне ему остается соответствовать.

Так что 2 мм (это два via) на плате ML605 - почти половина от 5 мм. А еще впереди 3 разъема и 30 метров кабеля...

Так что вопрос в пикосекундах, хотя за совет спасибо.

Через DesignLink - спасибо, как раз сделан инструмент для моего случая.

Правда нюанс - я собрался мезанинчик в Mentor Expedition сделать :-) Expedition мне привычней;
тут другая беда, в Expedition аналога Pin Delay просто не знаю; у Mentor'ов то, что я пробовал - дифф паре не смог задать разные длины цепей в констрейнах.

Посмотрю как pin-to-pin propagation time из ML605 через SI извлечь...

Сообщение отредактировал sast777 - Nov 25 2011, 16:34

А что это за интерфейс такой трассируется, у которого диф.парами сделаны сигналы строба и данных?
ЗЫ. Если экспедишен более привычен, то что же Вы не юзаете его в DFL mode? Оно как раз то что надо в данном случае.

30м кабеля и выравнивание между парами в пикосекунды? Не верю Ни один кабель не позволит так точно выравнять провода в нем. Так что чего-то Вы не так поняли...

ЗЫ Не знаю точно, что за интерфейс, но в XDR/XDR2 насколько помнится все сигналы дифференциальные. Правда кабеля такому интерфейсу никак не прикрутишь, поэтому у ТС явно какой-то другой случай.

А откуда кабель взялся? Я так понял, ТС делает мезонин в экспедишене для платы, которая в аллегро.

Пардон оЧепятка вышла, хотелось "Вопрос НЕ В ПИКОСЕКУНДАХ", да вот "НЕ" пропало - вечер, пятница..
Я ж писал - Требования к PCB - "The difference in track length between the Data and Strobe signals shall be less than 5 % of the track length and no more than 5 mm."
Стандарт SpaceWare ECSS-E-ST-50-12C, легко гуглится. Или



К xilinx EVB ML605 (из его .brd и нужно извлечь длины трасс) надо сделать возможность подключения кабелей этого самого SpaceWare; это мезанин с разъемами SpaceWare.
Трактовать можно и как 5мм это допуск в одной плате линка; Я предпочитаю удовлетворить жесткому условию 5мм - на весь тракт.
Рассмотрение ECSS-E-ST-50-12C - это не здесь, плз.

За идею Expedition in DFL mode - спасибо, не обратил внимания, что такое есть. Попробую.

По моему тему надо закрывать - я руками я бы быстрее вынул нужную инфу из ML605.brd :-)
вопрос был как это сделать средствами CAD - в пару кликов.

Как я и предполагал, у Вас проблема в переводе оказалась. Пункт 5.5.2.2 говорит о разнице в длинах сигналов внутри пары:
"To avoid skew between the two parts of the differential signal, the difference in track length between the two signals from a differential pair..." - Во избежание асимметрии двух членов дифф.пары разница длин трасс между двумя сигналами (из) дифф.пары должна быть менее 5% и не более 5мм.
Речь о разбросе длин внутри пары, только и исключительно. Static tolerance Вам в помощь и сводите эту разницу к нулю. И можете не заморачиваться Z axis delay и остальными наворотами.

2 Uree:

Нюанс в том, что и Data, и Strobe - каждый есть пара LVDS, 400MHz max;

Пункт 5.5.2.2 - согласен, перевод исчерпывающий. И вот тут-то на следующей строке:
5.5.2.3
a. bla bla bla
b. The difference in track length between the Data and Strobe signals shall be less than 5 % of the track length and no more than 5 mm

Если хотите лучше понять о чем речь, сюда плз. тыц

Зачем мой топик - сначала p. 43, "5.5 PCB and backplane tracking", потом p. 50, Table 6: Example jitter and skew budgets at 400 Mb/s, "PCB/connector skew"

Возвращаясь к теме, жаль, что в Allegro нет такого репорта - трассы с учетом длин переходов. Правда в Expedition год только как появился.
То есть подразумевают использовать DesignLink.

Сообщение отредактировал sast777 - Nov 26 2011, 18:46

Все данные есть.
Constraint Manager - создать Match Group, собрать в нее нужные цепи, в установках анализа включить Z axis delay. Теперь в столбцах Length и Delay в строке Pin_Pair(PPR) получите данные о длине/задержке с учетом переходных для заданного стэка платы.





Дальше выделяйте нужные данные, копируйте и используйте как необходимо.

спасибо Uree, помогли.

Хотя тут у Cadence или ну оочень тонкая фича, либо просто баг. 16.5, 9-й update. По моему на багрепрорт тянет.

Я с этого тулза, куда Вы меня послали, и начинал, Analyze Modes> Electrical Options> check Z axis delay, почему о Z axis и топик.

НО!

1. Я открываю проект, захожу в Analyze Modes> Electrical Options, вижу check Z axis delay - unchecked> cancel,
выделяю Length в relative propagation delay (нужные мне цепи уже в match у ML605 бордоделов); F9
смотрю длины.

2. Снова захожу в Analyze Modes> Electrical Options > check Z axis delay>Apply, выделяю Length; F9
смотрю длины - ничего не изменилось.

3. Снова захожу в Analyze Modes> Electrical Options > uncheck Z axis delay>Apply, выделяю Length; F9
смотрю длины - опять ничего не изменилось.

Закрываю Cmgr, открываю Cmgr, повторяю 1,2,3.

Повторяю 1,2,3 n раз. По прежнему длины не изменяются.

Матерюсь, открываю здесь топик - не люблю людей дергать там, где сам могу разобраться;
регюсь на cadence community - шоб и им покоя не было, если тут не помогут;

И тут Вы, Uree, перестаете играть в несознанку :-)

Ага! значит про Z axis - это ЖЖЖ неспроста, cнова долблюсь в 1,2,3; и в процессе долбления как-то сделав check Z axis delay > Apply, ВНИМАНИЕ ! выхожу из Cmgr.

Снова захожу в Analyze Modes> Electrical Options, вижу check Z axis delay - CHECKED> cancel, выделяю Length в relative propagation delay; F9

И - ЗАРАБОТАЛО!!

Резюме:

В моем случае оказалось, чтобы изменения, внесенные в режим Analyze Modes> Electrical Options> check (или uncheck) Z axis delay,
учитывылись при Analyze, НУЖНО ВЫЙТИ И СНОВА ВОЙТИ в Cmgr.

Насколько я понял, Z axis delay срабатывает только при расчете длин цепей, собраных в Match Group. По крайней мере по другому, т.е. просто на странице relative propagation delay в СМ, я разницу увидеть не смог.
Как только собрал цепи в группу - сразу же, без выходов и перезагрузок, включаю Z axis, жму F9 на группе - одна длина, выключаю Z axis, жму F9 - другая.
Т.е. для меня все прозрачно - в группе считается, по отдельным цепям - нет. В общем логично...

ЗЫ А в несознанку я не играл Просто во-первых на самом деле еще ни в одном проекте не использовал Z axis, не было необходимости. Знаю, что он есть, но как работает, точно не знаю. А во-вторых уж сильно надуманными требования казались, особенно когда Вы упомянули "3 разъема и 30 метров кабеля". Собственно я их и до сих пор считаю завышенными, особенно для частот в районе 400МГц, но ладно, SpaceWare... надо...
Просто у нас есть проблемы, с выравниваниями, но на DDR3-2133. На 1600 и ниже проблем нет. Так требование выравнивать не точнее 8мм! Поэтому мне и не верится в требования 5мм на 400Мгц. Тем более даже по их расчетам временного бюджета получается около 100пс, а это примерно 14мм Но пусть будет 5мм, с запасом так сказать...
В общем проверил как что работает и отписал по сути.