Насколько плотно можно положить проводники в проекте DDR3, хочу понять чем мне это грозит Опции

[PCBExp]

У меня процессор (та его часть которая смотрит в память) и 2 чипа поместились на неполном квадрате 27 х 27 мм. Это не моя прихоть - это обстоятельства... Перечитал несколько документов (и то что в этой ветке выкладывали) по этой теме и пришел к выводу что надо как минимум иметь зазор между проводниками (например линиями данных) 1.5 а лучше 2W (ширины самого проводника) . У меня ширины проводника 0.1 мм. Процессор будет работать на частоте 1 ГГц. Память DDR3 будет 400-MHz Clock (DDR-800 Data Rate). Зазор между этим адовым куском и всей остальной схемой смогу выдержать 3 мм. Будет свой полигон питания для памяти. Земляной полигон один на всю цифровую процессорную часть. Другой серьезный документ требует не меньше 4W. Хочу понять чем рискую.

[VladimirB]

У меня процессор (та его часть которая смотрит в память) и 2 чипа поместились на неполном квадрате 27 х 27 мм. Это не моя прихоть - это обстоятельства... Перечитал несколько документов (и то что в этой ветке выкладывали) по этой теме и пришел к выводу что надо как минимум иметь зазор между проводниками (например линиями данных) 1.5 а лучше 2W (ширины самого проводника) . У меня ширины проводника 0.1 мм. Процессор будет работать на частоте 1 ГГц. Память DDR3 будет 400-MHz Clock (DDR-800 Data Rate). Зазор между этим адовым куском и всей остальной схемой смогу выдержать 3 мм. Будет свой полигон питания для памяти. Земляной полигон один на всю цифровую процессорную часть. Другой серьезный документ требует не меньше 4W. Хочу понять чем рискую.

Я бы ориентировался не только на ширину проводника, но и на зазор между проводником и опорным плейном, поскольку ЭМ-поле сосредоточено именно в этом пространстве и на длину дорожек, когда они идут параллельно с минимальным зазором. Судя по ширине проводника в 0.1мм для 40Ом, диэлектрики у вас тоже тонкие (порядка 0.07-0.1мм), и длина дорожек минимальная (не успеют навестись друг на друга) поэтому 0.2мм зазора ИМХО хватит.
Частоты тоже не очень большие.

Можете промоделировать в Гиперлинксе каком-нибудь для полного успокоения - вдруг и 0.15мм сойдёт.
Ещё можно по волновому посмотреть для диффпары: раздвигать проводники пока импенданс диффпары перестанет сильно меняться (скажем в пределах 5%) - значит связь между проводниками минимальна.

[PCBExp]

Я бы ориентировался не только на ширину проводника, но и на зазор между проводником и опорным плейном, поскольку ЭМ-поле сосредоточено именно в этом пространстве и на длину дорожек, когда они идут параллельно с минимальным зазором. Судя по ширине проводника в 0.1мм для 40Ом, диэлектрики у вас тоже тонкие (порядка 0.07-0.1мм), и длина дорожек минимальная (не успеют навестись друг на друга) поэтому 0.2мм зазора ИМХО хватит.
Частоты тоже не очень большие.

Можете промоделировать в Гиперлинксе каком-нибудь для полного успокоения - вдруг и 0.15мм сойдёт.
Ещё можно по волновому посмотреть для диффпары: раздвигать проводники пока импенданс диффпары перестанет сильно меняться (скажем в пределах 5%) - значит связь между проводниками минимальна.

На данный момент весь дизайн у меня 8-ми слойный. Но кусок схемы с памятью сделан с оглядкой на 6-ти слойный рефдизайн производителя процессора. Очень хочется попробовать в 6-ти слоях все разрисовать. между 1 и 2 слоями диэлектрик 0.1 мм (2ой слой - земля) между 7 и 8 слоями тоже 0.1 мм. (7ой - слой питания). Пока в стекапе диэлектрик между 2 и 3 а также 6 и 7 слоями по 0.2 мм. Но в 3 и 6 слоях нет такой плотности - там я и 4w смогу обеспечить. Значит ли это что диэлектрики можно оставить 0.2? В 1 и 8 слое линии данных и их строб. В 1, 3, 6 и 8 слоях - все остальные проводники за исключением питания. В 4 и 5 слоях пока пусто. с Гиперлинксом я почти "никак" не знаком. Может есть где на просторах документ для начинающих?

Сообщение отредактировал PCBExp - Jan 10 2017, 06:37

[bigor]

... что надо как минимум иметь зазор между проводниками (например линиями данных) 1.5 а лучше 2W (ширины самого проводника)...

Желательно.
Но если параллельных сегментов мало и они очень короткие, то расстояние между ними можно уменьшать и до 1W. Но результаты такого дизайна нужно моделить...
От данных к другим цепям - лучше не менее 2W.
От дифпар до соседних цепей - тоже лучше 2W .

Другой серьезный документ требует не меньше 4W. Хочу понять чем рискую.

Покажите документ

Хочу понять чем рискую.

Рискуете кроссталками (их высоким уровнем) и сбойностью работы памяти.

На данный момент весь дизайн у меня 8-ми слойный. Но кусок схемы с памятью сделан с оглядкой на 6-ти слойный рефдизайн производителя процессора. Очень хочется попробовать в 6-ти слоях все разрисовать.

Не стоит. Делайте на 8 слоях, если слоев хватает.

между 1 и 2 слоями диэлектрик 0.1 мм (2ой слой - земля) между 7 и 8 слоями тоже 0.1 мм. (7ой - слой питания).

Тогда при 0,10мм ширине дорожки импеданс линий будет порядка 60Ом.
ИМХО, для памяти лучше импеданс поменьше соблюдать.

Пока в стекапе диэлектрик между 2 и 3 а также 6 и 7 слоями по 0.2 мм. Но в 3 и 6 слоях нет такой плотности - там я и 4w смогу обеспечить. Значит ли это что диэлектрики можно оставить 0.2? В 1 и 8 слое линии данных и их строб. В 1, 3, 6 и 8 слоях - все остальные проводники за исключением питания. В 4 и 5 слоях пока пусто.

Вам бы определится с назначением слоев, стеком, импедансами...

[PCBExp]

BIGOR, спасибо за подробные комментарии

С зазором в 2W понятно. В верхнем и нижнем слоях есть места где его обеспечить очень проблематично, но я постараюсь.
Не смог найти тот документ - реально персмотрел/перечитал кучу всего и не только здесь. Возможно что-то перепутал- будем считать что привидилось.
Про кросталки понятно. Была надежда что на 400 МГц это не так критичною Но и с этим все понятно - постараюсь добиться 2W.
8 слоев могут понадобиться в других местах. Как только пойму что в тех местах не разойтись в 6-ти слоях - натянут под памятью дополнительный земляной полигон и протащу шину питания. У меня источник питания VDDS_DDR, процессор и память стоят в ряд. То есть шину питания придется тащить от источника под процессором или вокруг него. По прямой всего миллиметров 30 но под процессором практически спрошная матрица переходных отверстий.

Я правильно понимаю, для того чтобы снизить импеданс (например до 40 Ом надо увеличить зазор до полигона (то есть увеличить толщину диэлектрика) или увеличить толщину проводника?
с назначением слоев я вроде как определился. По крайней мере с теми 6-ю что сейчас используются. Про дополнительные два слоя написал выше. Стек пока остается 8-мислойный.
0.5Oz/0.1mm/1Oz/0.2mm/1Oz/0.2mm/1Oz/0.2mm/1Oz/0.2mm/1Oz/0.2mm/1Oz/0.1mm/0.5Oz= 1.445 mm

Покритикуйте трассировку в имеющихся 4-ех слоях. Если нужно - могу добавить кусок схемы

Эскизы прикрепленных изображений

 

[Aner]

Посмотрите что даст Signal Integrity или гиперлинкс. Там всплывут ваши огрехи. На мой взгляд есть проблемы, ~десяток мест, но не так много, хотя нарушены многие рекомендации. Может еще расположением чипов поиграть нужно. Однако у вас частоты 400Мгц не столь высокие, может и прокатить.
Для снижения импеданса я увеличиваю толщину проводника обычно, сохраняя ширину коридора. Но зависит от конкретной реализации и топологии.
На ваших катринках трудно понять, поскольку полигоны сняты.
В помощь:
https://www.youtube.com/watch?v=41r3kKm_FME
https://www.youtube.com/watch?v=BlHLmQ2HO1w

[Владимир]

Покритикуйте трассировку в имеющихся 4-ех слоях. Если нужно - могу добавить кусок схемы

Судя по картинкам там достаточно места чтобы все выполнить. Просто свободные места используются не оптимально

[PCBExp]

Посмотрите что даст Signal Integrity или гиперлинкс. Там всплывут ваши огрехи. На мой взгляд есть проблемы, ~десяток мест, но не так много, хотя нарушены многие рекомендации. ....

Aner, Спасибо за комментарий.

Можете указать хотя бы на одно место с нарушениями и расписать хотя бы основные или самые критичные нарушения. Я постараюсь сам по аналогии поискать оставшиеся ~9 мест.
Возможно это важное замечание - у меня микросхемы DDR3L. Напряжение питания 1.35 вольта

Относительно полигонов. Я постарался словами объяснить но видимо плохо получилось. Попробую еще раз.
В верхнем слое (у меня TOP голубого цвета) земляной полигон протекает совсем немного - под центрами чипов памяти. Все остальное место занимают проводники. Повторил ка в рефдизайне производителя.
Вторым слоем идет сплошной земляной полигон. Он занимает всю свободную площадь. Я не выложил эту картинку.
Третий слой (у меня синий) содержит только проводники (как и на рефдизайне).
4 и 5-е слои пока пустые. У производителя все на 6-тислойке поместилось
Шестой слой (у меня оранжевый) содержит только проводники (как и на рефдизайне).
Седьмой слой питания - это полигон во всю площадь - 1.35 вольта. По центру его рвет проводник VDD_REF
Нижний слой - содержит земляной полигон пятнами в местах свободных от проводников.
Боюсь что всеравно это объяснение плохое....

Постараюсь завтра выложить картинку с полигонами но смотрятся они фигово...

Уже спрашивал но пока никто не ответил. Может подкините ссылку на Signal Integrity или гиперлинкс для начинающих?

[PCBtech]

Уточните, пожалуйста, какие именно сигналы в каком слое страссированы?
Какой part number микросхемы DDR3, и есть ли на нее datasheet?

Aner, Спасибо за комментарий.

Можете указать хотя бы на одно место с нарушениями и расписать хотя бы основные или самые критичные нарушения. Я постараюсь сам по аналогии поискать оставшиеся ~9 мест.
Возможно это важное замечание - у меня микросхемы DDR3L. Напряжение питания 1.35 вольта

Относительно полигонов. Я постарался словами объяснить но видимо плохо получилось. Попробую еще раз.
В верхнем слое (у меня TOP голубого цвета) земляной полигон протекает совсем немного - под центрами чипов памяти. Все остальное место занимают проводники. Повторил ка в рефдизайне производителя.
Вторым слоем идет сплошной земляной полигон. Он занимает всю свободную площадь. Я не выложил эту картинку.
Третий слой (у меня синий) содержит только проводники (как и на рефдизайне).
4 и 5-е слои пока пустые. У производителя все на 6-тислойке поместилось
Шестой слой (у меня оранжевый) содержит только проводники (как и на рефдизайне).
Седьмой слой питания - это полигон во всю площадь - 1.35 вольта. По центру его рвет проводник VDD_REF
Нижний слой - содержит земляной полигон пятнами в местах свободных от проводников.
Боюсь что всеравно это объяснение плохое....

Постараюсь завтра выложить картинку с полигонами но смотрятся они фигово...

Уже спрашивал но пока никто не ответил. Может подкините ссылку на Signal Integrity или гиперлинкс для начинающих?

[PCBExp]

Уточните, пожалуйста, какие именно сигналы в каком слое страссированы?
Какой part number микросхемы DDR3, и есть ли на нее datasheet?

D0...D31, DQM/DQS/DQSn, CLK/CLKn в 1 и 8 слоях. По 2 отверстия в каждой цепи. Все длины выровнены до 20.....20.01 мм
CKE делится резистором на 2 части. От процессора до резистора в 1 и 8 слоях. От резистора до первого чипа в 1, 3 и 8 слоях. Между первым и вторым чипом в 1 и 3 слоях. От второго чипа до терминатора - в 1 слое. На оба куска этой цепи 4 переходных отверстия.
Остальные сигналы обходят процессор, первый чип, второй чип и терминатор по очереди в 1, 3, 6 и 8 слоях. На линии RESET терминатора нет. Во всех цепях по 4 переходных отверстия в каждой. Длины всех цепей без учета проводника от последнего переходного отверстия до терминатора выровнены до 58.63.....58.66 мм. Длины проводников от выводы чипов памяти до ближайших переходных отверстий выровнены до 0.57 мм


Оба чипа памяти вот такие MT41K256M16HA-093:E. Добавлена линия адреса A15 на случай бОльшего чипа

[vladec]

Выравнивать лучше не в миллиметрах, а в наносекундах задержки распространения (рассчитать позволят калькуляторы Polar или Saturn). Во внешних и внутренних слоях удельные задержки (ns/mm) будут у Вас всего скорее разными. Кроме того надо учитывать добавку длинны переходными отверстиями.

[PCBtech]

А импеданс в Top и Bottom правильно посчитан? Что-то непохоже это на 50-омные линии. Какая у них ширина, и какой зазор у диффпар?
Вы данные тянете без разбивки на байты или слова?
Где находится DQS0, и где относящиеся к нему биты данных?

В принципе для вашей частоты, может, и не так критичны все эти вопросы.
Но раз Вы обратились за помощью, наверное, надо действительно подсказать, что в трассировке неидеально, что можно поправить...

D0...D31, DQM/DQS/DQSn, CLK/CLKn в 1 и 8 слоях. По 2 отверстия в каждой цепи. Все длины выровнены до 20.....20.01 мм
CKE делится резистором на 2 части. От процессора до резистора в 1 и 8 слоях. От резистора до первого чипа в 1, 3 и 8 слоях. Между первым и вторым чипом в 1 и 3 слоях. От второго чипа до терминатора - в 1 слое. На оба куска этой цепи 4 переходных отверстия.
Остальные сигналы обходят процессор, первый чип, второй чип и терминатор по очереди в 1, 3, 6 и 8 слоях. На линии RESET терминатора нет. Во всех цепях по 4 переходных отверстия в каждой. Длины всех цепей без учета проводника от последнего переходного отверстия до терминатора выровнены до 58.63.....58.66 мм. Длины проводников от выводы чипов памяти до ближайших переходных отверстий выровнены до 0.57 мм


Оба чипа памяти вот такие MT41K256M16HA-093:E. Добавлена линия адреса A15 на случай бОльшего чипа

[PCBExp]

Выравнивать лучше не в миллиметрах, а в наносекундах задержки распространения (рассчитать позволят калькуляторы Polar или Saturn). Во внешних и внутренних слоях удельные задержки (ns/mm) будут у Вас всего скорее разными. Кроме того надо учитывать добавку длинны переходными отверстиями.

Можете подкинуть ссылку на эти калькуляторы?

Про длины переходных отверстий я забыл совсем, но прелесть в том что их количество в однотипных цепях одинаковое.

А импеданс в Top и Bottom правильно посчитан? Что-то непохоже это на 50-омные линии. Какая у них ширина, и какой зазор у диффпар?
Вы данные тянете без разбивки на байты или слова?
Где находится DQS0, и где относящиеся к нему биты данных?

В принципе для вашей частоты, может, и не так критичны все эти вопросы.
Но раз Вы обратились за помощью, наверное, надо действительно подсказать, что в трассировке неидеально, что можно поправить...

Ширину всех трасс и дифпар в том числе я взял 0.1мм как у производителя процессора на рефдизайне. Только питание 0.2....0.3 мм. Оттуда же переходное отверстие 045/0.25 мм для данных и 0.5/0.3 мм для питания. Оттуда же зазор между проводниками в дифпаре 0.19 мм .

Данные я тяну не переставляя. То есть D0 проца идет на D0 памяти, D1 соответственно на D1 и т. д.

DQS/DQSn идут дифпарами. Относящиеся к биты рядом проложены. DQM на рефдизайне никак не отличался - по крайней мере я не заметил. Кусок схемы добавил...

Следующий вопрос мой будет к знатокам MG795 как мне настроить и проверить импеданс . Чувствую, что я какой то хренью занимаюсь или не туда смотрю...

Если верить этой вкладке - в верхнем и нижнем слое у меня по 60 Ом получается. Если увеличить ширину до 0.15 - получится 50. Но с 0.15 мм я не пролезу много где. Как лучше поступить?

Сообщение отредактировал PCBExp - Jan 11 2017, 10:33

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 003_DDR3L_exp.pdf ( 26.51 килобайт ) Кол-во скачиваний: 55

 

[PCBtech]

Если верить этой вкладке - в верхнем и нижнем слое у меня по 60 Ом получается. Если увеличить ширину до 0.15 - получится 50. Но с 0.15 мм я не пролезу много где. Как лучше поступить?

Сделайте 0.15, а в узком месте шейку 0.1 - мне кажется, так будет лучше.
Ну а вообще - можем вам промоделировать полученную топологию в Sigrity, показать самые проблемные сигналы и самые неприятные задержки.
А если найдется IBIS-модель памяти, то и глазковую диаграмму.

[PCBExp]

Сделайте 0.15, а в узком месте шейку 0.1 - мне кажется, так будет лучше.
Ну а вообще - можем вам промоделировать полученную топологию в Sigrity, показать самые проблемные сигналы и самые неприятные задержки.
А если найдется IBIS-модель памяти, то и глазковую диаграмму.

Я Вас правильно понимаю - Стремиться нужно к тому чтобы по возможности везде было 40 Ом или около того?

[PCBtech]

Я Вас правильно понимаю - Стремиться нужно к тому чтобы по возможности везде было 40 Ом или около того?

Наверное, все-таки к 50 Ом надо стремиться, мы обычно так делаем, но надо смотреть рекомендации производителей памяти и контроллера.
Или моделировать.

Во внешнем и внутреннем слоях при этом ширина проводника будет разная, поэтому я и говорил про 0.15 - только для внешних слоев,
чтобы приблизить их к 50 Ом.

[PCBExp]

Наверное, все-таки к 50 Ом надо стремиться, мы обычно так делаем, но надо смотреть рекомендации производителей памяти и контроллера.
Или моделировать.

Во внешнем и внутреннем слоях при этом ширина проводника будет разная, поэтому я и говорил про 0.15 - только для внешних слоев,
чтобы приблизить их к 50 Ом.

Спасибо. Внутренние слой перелопатить попроще. С внешними совсем труба

[VladimirB]

Выравнивать лучше не в миллиметрах, а в наносекундах задержки распространения (рассчитать позволят калькуляторы Polar или Saturn). Во внешних и внутренних слоях удельные задержки (ns/mm) будут у Вас всего скорее разными. Кроме того надо учитывать добавку длинны переходными отверстиями.

А ещё задержку от шариков BGA корпуса до кристалла микросхемы
Например в средних ПЛИС разница задержек между выводами может достигать 2см, даже в пределах одного банка.

Поэтому выравнивать можно хоть до фемтосекунд с учётом силы Кориолиса, только на фоне 2см разностей длинн внутри корпуса это выглядит очень смешно. Для ПЛИС Xilinx эта информация легко доступна и при использовании серьёзного САПР её можно учесть, но производители процессоров обычно забывают делится такими данными.

Я Вас правильно понимаю - Стремиться нужно к тому чтобы по возможности везде было 40 Ом или около того?

У вас резистор на ZQ 240Ом, в DDR3 его сопротивление обычно на 6 или на 7 делится и получается 40 или 34 Ом ODT на ногах данных.
А шина управления терминируется внешними резюками - там уж как хотите, но обычно чем меньше сопротивление дорожек, тем лучше переходные процессы в Гиперлинксе выглядят.

З.Ы. Хотя мне однажды монтажники на DDR2-800 запаяли терминаторы 470Ом вместо 47 - работало.

[vladec]

Можете подкинуть ссылку на эти калькуляторы?

Сатурн был свободный, поищите в сети. Раньше можно было скачать с их сайта www.saturnpcb.com
Полар лучше но он коммерческий - вот их сайт http://www.polarinstruments.com/

[PCBExp]

.....У вас резистор на ZQ 240Ом, в DDR3 его сопротивление обычно на 6 или на 7 делится и получается 40 или 34 Ом ODT на ногах данных.
А шина управления терминируется внешними резюками - там уж как хотите, но обычно чем меньше сопротивление дорожек, тем лучше переходные процессы в Гиперлинксе выглядят.
.....

To VladimirB Значит ли это что импеданс в 40 Ом особенно критичен на диниях данных а на остальных линиях значение может быть выше. На этих 32+4 дифпары +DQM я наверное смогу обеспечить это значение.

To vladec. Спасибо - попробую скачать и посчитать

[bloody-wolf]

на самом деле для ддр3-800 можно сильно не париться с 40 омами, достаточно иметь везде SE импеданс 50 ом +/- 10%, а на диф.парах соответственно 100 ом. на такой скорости гарантированно будет работать.
крайне желательно развести байты данных и соответствующий клок данных в одном и том же слое. адреса и управление можно тасовать как угодно. (в разумных пределах)
еще я бы присоватовал не выравнивать длины такими гармошками. у вас ведь куча места около чипов - используйте его, т.е. вместо серпантина на дороге можно просто сделать это дорогу большим полукольцом. ну или пользуйте тромбон, вместо змейки - чем меньше загибов - тем лучше и кошернее.
Выравнивать, как и сказали, лучше в единицах времени, а не длинны, если вы работаете в аллегре - то там тупо в констрейнах задавать например 5ps вместо 0,1mm и все. Хотя для такой частоты выравнивание кажных дорог можно делать и +/-0,5 и даже 1мм и все будет работать, это если уж вы в мм задаете выравнивание. Тут главное - выравнять дороги внутри диф.пары. это крайне важно и критично.

импедансы в 40 ом и иные вещи про расстояния между дорогами и т.д. это скорее применимо к памяти 1600/1866МГц и более, а тут даже при херовом контроллере памяти со стороны проца все равно таки заработает. Промоделить это конечно можно и нужно, особенно если есть время и IBIS модели чипов, но можно и не моделить.

на счет стекапа, если вы делаете дороги 0,1мм, то лучше сделать дороги по 18 мкм на всех слоях. тогда получится что-то типа того. всё в микронах.



а еще более правильно - написать письмо изготовителю PCB с запросом стекапа под вашу толщину и количество слоев, и не заморачиваться с софтом, а использовать готовые посчитанные для вас данные геометрии трасс.

както так, наверное.

[Uree]

bloody-wolf, а почему все расчеты делаете для случая трасс с землей? На самом деле такая ситуация ведь будет только для "наружных" трасс группы, да и то, только с одной стороны. Потому как сигнальных соседей принимать за землю вряд ли корректно.

[PCBExp]

У меня все линии данных DQS/DQSn/DQN идут в верхнем и нижнем слоях с двумя отверстиями. Адреса-управление и прочие FLY-TO моргают в 1,3,6 и 8 слоях

Относительно тромбона и аккордеона я не понял. Качественный показатель "лучше и кашернее" можно как-нибудь в цифрах представить? Я в принципе не против тромбона или полукольца, но аккордеон позволяет компактно "уложиться". У меня очерчена граница за которую я бы не хотел вылезать. Разглядывал два рефдизайна производителя процессора. В обоих дизайнах именно гормошки - аккордеоны. Места там полно. Я решил что это индивидуальные предпочтения или особенности САПР.

Идея выравнивать в секундах мне и раньше покоя не давала. Видимо созрела. Следующий вопрос к знатокам MG как в этой вкладке указать или понять задержку?

Эскизы прикрепленных изображений

 

[bloody-wolf]

bloody-wolf, а почему все расчеты делаете для случая трасс с землей? На самом деле такая ситуация ведь будет только для "наружных" трасс группы, да и то, только с одной стороны. Потому как сигнальных соседей принимать за землю вряд ли корректно.

потому, что видимо был бухой =) конечно же надо сигнальный слой без земли брать, хотя и с землей примерно похоже будет, ну будет что-нить вместо 51 ома 55 или 57, по большому счеты на скоростях ТСа это никак не скажется.
и как я уже написал - самое правильное это написать письмо изготовителю плат и получить от него готовый стэкап.

[PCBExp]

....
и как я уже написал - самое правильное это написать письмо изготовителю плат и получить от него готовый стэкап.

Я уже спросил производителя. Он похоже меня не понял... . Он на полном серьезе без смайлов сказал, что сделает то что мне нужно. Если это будут стандартные материалы то будет дешевле. Если редкоиспользуемые толщины препрегов - то дороже. Ширины проводника/зазора - 0.1/0.1мм и via grid-0.02 мм его вообще никак не возбудили. Я выбрал стандартные значения - вписался в 1.6 мм (если конечно толщину фольги считать 0.035 а не 0.04

Эскизы прикрепленных изображений

 

[Uree]

Для сигнальных слоев с трассами 0.1мм лучше использовать 18мкм медь - и проще и дешевле будет. Для плэйнов питаний 35мкм, но надо смотреть, реально ли столько нужно.

[bloody-wolf]

если коротко и своими словами так сказать, то целостность сигнала, выравненного тромбоном или кольцом будет лучше, чем у серпантина, особенно, у сильно сжатого серпантина, т.к. каждый сегмент начинает влиять на соседний, соответственно, чем меньше сегментов и чем они длиннее тем лучше. Опять же каждый угол это небольшая потеря емкости проводника по отношения к прямому сегменту, соответственно на каждом повороте будет плавать импеданс и в том числе будет переотражаться сигнал, а это не к чему, мы ведь не антенну делаем, а сигнальную линию.
Ну и сегменты должны быть больше чем время нарастания сигнала, т.е. относительно длинными и соответственно их количество небольшое => т.е. получается как бы тромбон, а не серпантин.
Посмотрите кстати картинки напряженности (тока) э/м поля антенны которая скручена меандром, как раз она излучает на прямом участке ДО начала меандра и дальше - на всех углах.
можно еще почитать
Understanding Signal Integrity
Авторы: Stephen C. Thierauf примерно 190 страничка в книге от 2011года.



7. The Study and Implementation of Meanderline Antenna for an Integrated Transceiver Design
— MinJie Ma, Kai Deng

[PCBExp]

если коротко и своими словами так сказать, то целостность сигнала, выравненного тромбоном или кольцом будет лучше, чем у серпантина, особенно, у сильно сжатого серпантина, т.к. каждый сегмент начинает влиять на соседний, соответственно, чем меньше сегментов и чем они длиннее тем лучше. Опять же каждый угол это небольшая потеря емкости проводника по отношения к прямому сегменту, соответственно на каждом повороте будет плавать импеданс и в том числе будет переотражаться сигнал, а это не к чему, мы ведь не антенну делаем, а сигнальную линию.
Ну и сегменты должны быть больше чем время нарастания сигнала, т.е. относительно длинными и соответственно их количество небольшое => т.е. получается как бы тромбон, а не серпантин.
Посмотрите кстати картинки напряженности (тока) э/м поля антенны которая скручена меандром, как раз она излучает на прямом участке ДО начала меандра и дальше - на всех углах.
можно еще почитать

Спасибо за информацию. Есть над чем подумать.

Сообщение отредактировал PCBExp - Jan 13 2017, 11:23

[fill]

Можете подкинуть ссылку на эти калькуляторы?

Зачем вам сторонние калькуляторы если переключившись на создание ограничений в Constraint Manager (CES) вы можете эти самые ограничения как задавать, так и видеть в значениях задержек а не длин?

[PCBExp]

Зачем вам сторонние калькуляторы если переключившись на создание ограничений в Constraint Manager (CES) вы можете эти самые ограничения как задавать, так и видеть в значениях задержек а не длин?

Можете подсказать как включить этот CES? Во время создания проекта галку CES не поставили! Сейчас иконка CES недоступна- бледная

[fill]

Можете подсказать как включить этот CES? Во время создания проекта галку CES не поставили! Сейчас иконка CES недоступна- бледная

Насколько я понимаю схема в DC/DV. Соответственно в нем в настройках проекта надо включить эту галочку.

[PCBExp]

Насколько я понимаю схема в DC/DV. Соответственно в нем в настройках проекта надо включить эту галочку.

Спасибо поищу. А если не потяну или какие неудобства фатальные встретятся (по слухам такое было у знакомых) откатиться к безкесовому слстоянию можно или лучше копию сохранить?

[fill]

Спасибо поищу. А если не потяну или какие неудобства фатальные встретятся (по слухам такое было у знакомых) откатиться к безкесовому слстоянию можно или лучше копию сохранить?

Естественно нормальные герои перед глобальными изменениями делают копию (на всякий пожарный).
В принципе откатиться можно через спец. утилиту, но зачем? Я уже много лет как не встречал каких либо глобальных проблем в CES, а возможностей в нем намного больше.

[PCBExp]

Естественно нормальные герои перед глобальными изменениями делают копию (на всякий пожарный).
В принципе откатиться можно через спец. утилиту, но зачем? Я уже много лет как не встречал каких либо глобальных проблем в CES, а возможностей в нем намного больше.

Понял. А ссылку на какую нибудь обучалку по работе с CES не будет наглостью спросить?

Сообщение отредактировал PCBExp - Jan 13 2017, 16:19

[fill]

Понял. А ссылку на какую нибудь обучалку по работе с CES не будет наглостью спросить?

В любом тренинге по DxD или Exp есть глава посвященная этому. На нашем сайте их 4.
Например Тыц

Спасибо поищу.

[PCBExp]

ссылка или поврежденная или я каких прав не имею? У меня оно вот так выглядит

http://electronix.ru/redirect.php?http://z...CNHTXFK%20RFRB{

Включил. Не "рвануло" -все плавно переехало. Милсы на миллиметры заменил. Обучалочку бы хоть какую нибудь....

Сообщение отредактировал PCBExp - Jan 13 2017, 17:43

[PCBExp]

Не могу установить максимальную длины цепи - значение длины установлено не мной и залочено. Как бы его поменять

Сообщение отредактировал PCBExp - Jan 14 2017, 10:22

Эскизы прикрепленных изображений

 

[fill]

ссылка или поврежденная или я каких прав не имею? У меня оно вот так выглядит

http://electronix.ru/redirect.php?http://z...CNHTXFK%20RFRB{

Включил. Не "рвануло" -все плавно переехало. Милсы на миллиметры заменил. Обучалочку бы хоть какую нибудь....

Ссылку исправил

Не могу установить максимальную длины цепи - значение длины установлено не мной и залочено. Как бы его поменять

Читайте внимательно названия столбца, у вас выбрана максимальная длина ответвления. И не активна она т.к. топология соединений стоит MST, а не Custom.

[PCBExp]

Ссылку исправил
.....

Как полегчало то...

[PCBExp]

А можно как-нибудь в CES у, например, всех адресных цепей настроить выравнивание отдельных участков цепи - например между двумя чипами памяти, без привязки к отрезку между процессором и первым чипом? Ну и до кучи, трасс куски до терминаторов исключить?

[fill]

А можно как-нибудь в CES у, например, всех адресных цепей настроить выравнивание отдельных участков цепи - например между двумя чипами памяти, без привязки к отрезку между процессором и первым чипом? Ну и до кучи, трасс куски до терминаторов исключить?

Есть понятие пара пин (pin pair) на которые можно установить ограничения длин\задержек. Т.е. например пара пинов= две физических цепи внутри электрической цепи. Или наоборот только часть(и) физической цепи.

[PCBExp]

Есть понятие пара пин (pin pair) на которые можно установить ограничения длин\задержек. Т.е. например пара пинов= две физических цепи внутри электрической цепи. Или наоборот только часть(и) физической цепи.

Почти со всем разобрался. Осталось понять где в этой таблице та самая задержка распространения сигнала

Сообщение отредактировал PCBExp - Jan 16 2017, 10:10

Эскизы прикрепленных изображений

 

[MapPoo]

Стрелбец Actual на вашем скрине это актуальная длина. Если переключить тип, можно будет видеть задержку, а не длину - (мм)/(ps).
У вас установлена только верхняя граница длины.

[PCBExp]

Стрелбец Actual на вашем скрине это актуальная длина. Если переключить тип, можно будет видеть задержку, а не длину - (мм)/(ps).
У вас установлена только верхняя граница длины.

а переключить то как??? голову всю сломал...

Сообщение отредактировал PCBExp - Jan 16 2017, 11:48

[MapPoo]

Если мне память не изменяет, в том же Length and Tof delay, в столбце Type, поменять length на TOF.
И не забудьте поменять весовой коэффициент для отверстия в ViaDefinition.

[PCBExp]

Если мне память не изменяет, в том же Length and Tof delay, в столбце Type, поменять length на TOF.
И не забудьте поменять весовой коэффициент для отверстия в ViaDefinition.

За переключатель типа спасибо.

А поменять коэффициент на что?

Эскизы прикрепленных изображений

 

[fill]

а переключить то как??? голову всю сломал...

А на предыдущей странице посмотреть на мой скриншот слабо? Сравните настройки Lane3 и 4.

[PCBExp]

А на предыдущей странице посмотреть на мой скриншот слабо? Сравните настройки Lane3 и 4.

Плохо у меня с внимательностью, а интуиция во время знакомства с софтом отключается.... - не догадался. Но это все "болезни" первого раза.

Я когда руками выравнивал то ничего умнее не придумал чем сделать все 32 шины данных, 4 дифпары DQS и 4 нитки DQM одной длины. Поэтом на байты не разделял..

Но если все таки вернуться к переходному отверстию и прочим настройкам. Я так понимаю во всех цепях все переходные должны быть одного типа?

Еще один вопрос покоя не дает. Я вычитал в одном из любезно предоставленных документов что можно сделать видимыми имена цепей в трассировке. Это только в VX2.1 или В 795 тоже есть?

Сообщение отредактировал PCBExp - Jan 16 2017, 12:37

[MapPoo]

А поменять коэффициент на что?

Length Factor = 1
Delay - требуемая вам задержка.
Это если хотите совсем совсем выравнивать. Но тогда становится все несколько грустнее с автоматическим и полуавтоматическим выравниванием. Я лично, в итоге, отказался от выравнивания по времени и использования реальных длин ПО. Просто на группы делили по слоям и добавлял коэффициент к длине в зависимости от слоя. Но это для относительно простых случаем, когда 2 перехода... На сложных это становится геморойно...

Но если все таки вернуться к переходному отверстию и прочим настройкам. Я так понимаю во всех цепях все переходные должны быть одного типа?

В смысле типа? Какой переходный сделаете - таким он и будет. ВЫ можете каждой созданной группе свое ПО по умолчанию сделать. Или просто, во время трассировки, нажать Правой кнопкой и выбрать другое ВИА.

[PCBExp]

Length Factor = 1
Delay - требуемая вам задержка.
Это если хотите совсем совсем выравнивать. Но тогда становится все несколько грустнее с автоматическим и полуавтоматическим выравниванием. Я лично, в итоге, отказался от выравнивания по времени и использования реальных длин ПО. Просто на группы делили по слоям и добавлял коэффициент к длине в зависимости от слоя. Но это для относительно простых случаем, когда 2 перехода... На сложных это становится геморойно...

В смысле типа? Какой переходный сделаете - таким он и будет. ВЫ можете каждой созданной группе свое ПО по умолчанию сделать. Или просто, во время трассировки, нажать Правой кнопкой и выбрать другое ВИА.

Следующий шаг... А какая вообще задержка и их "разбег" в группе сигналов считаются допустимыми? У меня сейчас получается задержка от 0.386 до 0.457 наносекунды. Могу их уравнять например в "окно" 0.41...0.42 наносекунды.

Вопрос для понимания. Не понимаю как это в жизни работает. Наблюдаю у двух сигналов , идущих сравнительно параллельно при одинаковой длине разные задержки. Начинаю укорачивать "длинную" (по времени) цепь. Длина ее становится короче и задержка падает. Сравнялись линии по задержке при разницы длины около 0.5 мм. На разных участках сигналы идут в разных слоях. То есть разница набирается за счет разных слоев?

Если я на свободных местах во внутренних слоях планирую полигонов налить, то это лучше сделать сразу - до выравнивания?

Еще замечено что у всех линий данных, идущих строго в верхнем и нижнем слоях задержка стоит "колом". При длине 20 мм имею 0.116 наносек.

На счет коэффициента в зависимости от слоя, можно по подробнее?

По отверстия я имел ввиду что под процессором с шагом 0.65 и под памятью с шагом 0.8 использовал разные переходные. Но потом понял что дольше буду разбираться и везде сделал 0.45/0.25

Еще заметил что самая быстрая цепь (с самой маленькой задержкой) у меня RESET на которой терминатора нет. Может она такая быстрая именно из-за отсутствия терминатора? Может тогда надо отрезок цепи от второго чипа до терминатора исключить?

По самому CES вопрос возник. Я работу с ним грандиозную проделал - зазоры настроил и пр. У меня те же самые правила отлично пригодятся в другом проекте. Можно ли как-нибудь эти настройке экспортировать из проекта в проект?

Сообщение отредактировал PCBExp - Jan 16 2017, 13:58

[fill]

1. Задержка на разных слоях может быть разной. Все зависит от параметров стека. Для скорейшего понимания, возьмите HL и добавьте несколько передающих линий на эквивалентную схему, увидите нечто подобное
в данном случае в свойствах установили одинаковую длину, но первая трасса на верхнем слое, а вторая на внутреннем (третьем). Как видите задержка довольно сильно отличается, хотя у них один опорный слой (второй). Поиграйтесь параметрами стека и трассы, и увидите наглядно что на что влияет и как.
2. Удельная задержка в трассе и переходе разная поэтому и в свойствах via задают фактор длины, для компенсации при подсчете. Т.к. в конечном счете вам нужно чтобы сигналы прибыли в определенное время, а выдержав одинаковую общую длину это отнюдь не значит что получили одинаковую задержку. Например две цепи одна без переходов, другая с двумя переходами, общие длины равны. Означали ли это что и задержка равна? Конечно нет.

[PCBExp]

.....
2. Удельная задержка в трассе и переходе разная поэтому и в свойствах via задают фактор длины, для компенсации при подсчете. Т.к. в конечном счете вам нужно чтобы сигналы прибыли в определенное время, а выдержав одинаковую общую длину это отнюдь не значит что получили одинаковую задержку. Например две цепи одна без переходов, другая с двумя переходами, общие длины равны. Означали ли это что и задержка равна? Конечно нет.

С количеством как раз VIA все понятно. У меня их в этих FLY-TO цепях строго по 4. Однако разбег имеется. Правда в тех цепях что идут в одинаковых слоях разбег самый маленький.

А как рассчитывается допустимый разбег задержки? У меня частота 400 МГц. Период клока соответственно 2.5 наносекунды. Читаю описание на память и в явном виде не нахожу разрешенную величину разбега. Или такой параметр вообще не указывается или я его пропускаю/не понимаю.

Сообщение отредактировал PCBExp - Jan 16 2017, 15:04

[VladimirB]

С количеством как раз VIA все понятно. У меня их в этих FLY-TO цепях строго по 4. Однако разбег имеется. Правда в тех цепях что идут в одинаковых слоях разбег самый маленький.

А как рассчитывается допустимый разбег задержки? У меня частота 400 МГц. Период клока соответственно 2.5 наносекунды. Читаю описание на память и в явном виде не нахожу разрешенную величину разбега. Или такой параметр вообще не указывается или я его пропускаю/не понимаю.

Это должно быть в даташите/TRM/UG на процессор, т.к. зависит от реализации контроллера памяти.

Если VIA учитывать, то можно ещё учесть расстояние которое пройдёт сигнал с одного слоя на другой внутри VIA.
В общем случае кол-во VIA может быть одинаково, а суммарное расстояние со слоя на слой разное.

[MapPoo]

С количеством как раз VIA все понятно. У меня их в этих FLY-TO цепях строго по 4. Однако разбег имеется. Правда в тех цепях что идут в одинаковых слоях разбег самый маленький.

Попробуйте Length Factor = 1 поставить. Посмотрите какие вам длины выдаст с учетом ПО. Мб разбег как раз в них Вследствии перехода с разных слоев?

[vladec]

Если VIA учитывать, то можно ещё учесть расстояние которое пройдёт сигнал с одного слоя на другой внутри VIA.
В общем случае кол-во VIA может быть одинаково, а суммарное расстояние со слоя на слой разное.

Кроме этого посмотрите внимательно еще документацию на свой процессор, на предмет нет ли там еще и различий в задержках внутри корпуса для разных пинов. Для ПЛИСов, например даются таблицы задержек на пинах и они разные для разных корпусов.

[PCBExp]

Кроме этого посмотрите внимательно еще документацию на свой процессор, на предмет нет ли там еще и различий в задержках внутри корпуса для разных пинов. Для ПЛИСов, например даются таблицы задержек на пинах и они разные для разных корпусов.

В описании процессора нашлись пара страниц. Длина А3 максимум 600 милс или 15.25 мм. На рефдизайне 37 мм. Я удавил до 21 мм. Или я чего то не понимаю или одно из двух....

Эскизы прикрепленных изображений

 

[_Sergey_]

Камрад Uree в свое время отметил, что байтлэйны защелкиваются в середине.
Поэтому пофиг наводки внутри байтлейна, можно биты поплотнее разместить.
Имхо, здравая мысль, разве что калибровочный особняком.

[PCBExp]

Камрад Uree в свое время отметил, что байтлэйны защелкиваются в середине.
Поэтому пофиг наводки внутри байтлейна, можно биты поплотнее разместить.
Имхо, здравая мысль, разве что калибровочный особняком.

Калибровочный это DQM или пара DQS/DQSn?
Особняком - это с зазором до линий данных?

[PCBExp]

Калибровочный это DQM или пара DQS/DQSn?
Особняком - это с зазором до линий данных?

Получил от "коммерсантов" удивительный вопрос - в самой дешевой комплектации планируется использовать только один чип DDR3 - младшие 16 бит. Процессор в таком режиме работать может (судя по описанию). Моя трассировка справится с таким режимом? Покритикуйте ее...

Эскизы прикрепленных изображений

 

[EvilWrecker]

По вашим картинкам можно однозначно утверждать что все сказанное в этой теме- особенно по существу, т.е авторства bigor, fill и PCBtech- прошло мимо.

[PCBExp]

По вашим картинкам можно однозначно утверждать что все сказанное в этой теме- особенно по существу, т.е авторства bigor, fill и PCBtech- прошло мимо.

Хотелось бы конкретики...

bigor говорил про зазоры. Там где это можно было реализовать я сделал

PCBTech сказал по 50 Ом. Это тоже не везде удалось получить, но если верить тому что MG То я имею во внутренних слоях 50...51 с копейками. На внешних слоях от 54 до 57 Ом

Fill много чем помог. Я выравнил цепи не только длине в пределах 0.5 мм но и времени в пределах 0.3 nS. Вычитал где-то что при периоде такта в 2.5 nS и 0.5 nS не критично

Безусловно есть риск что я не туда смотрю. Прошу подсказать если что не так...

Сообщение отредактировал PCBExp - Jan 23 2017, 09:03

[EvilWrecker]

Хотелось бы конкретики...

Если вкратце, то именно те пункты от упомянутых авторов которые вы приводите, и нарушили- причем грубо. Вообще достаточно посмотреть на некоторые участки с вашей картинки чтобы понять масштаб:

Кроме того, можно подразумевать следующее:

- на такой плате с таким стеком и компоновкой легко разводятся байтлейны на 2 слоях, по 2 на условном слое Layer A, еще по два на Layer B.
- адреса можно раскидать по условным слоям Layer A, Layer B, Layer C, и если очень сильно прижмет то и на Layer D
- при этом обеспечить минимальный зазор в 2W вообще везде в области памяти, в том числе до полигонов которые вы игнорируете

Здесь же такое ощущение что трассы клали первые которые попались под руку, притом без хорошего свапа. Кроме того, не вполне понимаю как можно получить такую кривую разводку в экспедишине.

[PCBExp]

В общих чертах критика понятна. По большей части обведенные Вами зоны представляют собой оптический обман. 1.5W там есть везде для TRACE TO TRACE. 2W действительно можно получить, но придется настроить толпу областей правил.
По обведенным Вами места есть вопросы. Сверху-вниз - с 1-ого по 4-ое.
1. В чем проблема -поясните. Зазор там 1.8W. Его действительно можно вытянуть до 2W. Я это сделаю. Или форма тюнинга раздражает?
2. Подобное выравнивание видел на рефдизайне - там все работает. Похоже делали индусы, но это не противозаконно. Раздражает форма тюнинга?
3. в указанном месте везде 1.8W для TRACE-TO-TRACE. Если проблема только в отсутствии 2W то сделаю, раз уж с областями правил все равно мучиться
4. в этом месте зазор trace-totrace 1.6W. Если проблема в отсутствии 2W то понял, или что-то другое?

Свап просили не делать, чтобы спокойно сравнивать возможные проблемы с рефдизайном. Там тоже свапа нет.
Трассы клались согласно масштабированному рефдизайну - я старался повторить его во внешних слоях. Как получилось..

Сообщение отредактировал PCBExp - Jan 23 2017, 09:52

Эскизы прикрепленных изображений

 

[EvilWrecker]

Свап просили не делать, чтобы спокойно сравнивать возможные проблемы с рефдизайном.

Чего-чего? Это кто у вас просит такие вещи?

Там тоже свапа нет.

Да ладно? Не верю- ибо это уже вообще край.

По большей части обведенные Вами зоны представляют собой оптический обман.

Да нет, я уверенно могу различить зоны с нормальным и не очень зазором . Что касается ваших вопросов- у вас везде в обведенных местах кривой зазор и кривые меандры, особенно в диффпаре.

По поводу "работает": вкл/выкл это еще не значит работает- нужно видеть как оно работает. Т.е форму сигналов- вписываются ли они в требования или нет.

ПС. А что за рефдизайн такой? Он закрытый?

[PCBExp]

Чего-чего? Это кто у вас просит такие вещи?

Да ладно? Не верю- ибо это уже вообще край.

Да нет, я уверенно могу различить зоны с нормальным и не очень зазором . Что касается ваших вопросов- у вас везде в обведенных местах кривой зазор и кривые меандры, особенно в диффпаре.

По поводу "работает": вкл/выкл это еще не значит работает- нужно видеть как оно работает. Т.е форму сигналов- вписываются ли они в требования или нет.

ПС. А что за рефдизайн такой? Он закрытый?

Про свап просили программисты. Я с ними это не обсуждаю. Я не хочу рекламировать процессор по коммерческим соображениям. Он разумеется не секретный. Есть два дизайна. Стартер кит - там есть свап. И индастриал дизайн. Там свапа нет. Гербера лежат в открытую - никаких проблем. Зазорами сейчас займусь. Личку гляньте..

[EvilWrecker]

Отписал вам по упомянутому предмету, что касается:

Про свап просили программисты.

Откуда у них вообще такие требования?

[PCBExp]

Отписал вам по упомянутому предмету, что касается:

Откуда у них вообще такие требования?

Возможно по незнанию предмета - первый раз тыкаем такой процессор. Но отличия стартеркита и индастриал кита заставляют задуматься. В индастриал ките стоит отдельная LDO для терминаторов TPS51200. в Стартерките обошлись резисторным делителем.

Я сейчас сам еще раз внимательно посмотрел на гербера и понял что так как я "отжал" дифпару так конечно не делали. Змейка там ровная и симметричная. Еще раз уточню что на детальные комментарии я не рассчитываю. Если из любви к искусству осилите - буду благодарен. Меня вполне устроят общие комментарии.

По зазорам я претензию понял. Мне это будет стоить сутки настройки CESа. Придется поделить площадь 20х22 мм на несколько зон с разными требованиями. Пока ограничился только выделением самых узких мест между выводами чипов и установил это на всю площадь.

[MapPoo]

Про свап просили программисты.

Как я вас понимаю... У меня тоже вышла маленькая (почти победоносная) война на тему свапа. Попросите их аргументировать то, почему они требуют конкретно такой распиновки. Возможно, у них и есть какие-то обоснования... Но не факт, что есть что-то кроме "не хочу переделывать".

[Владимир]

Откуда у них вообще такие требования?

Кровь у них голубая. Отсюда и требования.

По зазорам я претензию понял.

Там еще и зазоры до полигона не выдержаны. ближайшая линия к полигону на том же слое будет иметь уменьшенный импеданс

[EvilWrecker]

Кровь у них голубая. Отсюда и требования.

Да, видимо так есть. А бухгалтерия интересно не просит резисторы ставить в определенном порядке? Короче говоря, на 3 буквы надо слать этих программистов и делать нормально- если для них свап это проблема значит это школьники какие-то

Возможно по незнанию предмета - первый раз тыкаем такой процессор. Но отличия стартеркита и индастриал кита заставляют задуматься. В индастриал ките стоит отдельная LDO для терминаторов TPS51200. в Стартерките обошлись резисторным делителем.

Я смог скачать файлы платы только на стартеркит и уже от них стало весело Не тем людям видимо в этот раз производитель дал дизайнить. Впрочем разговор за референс это уже будет отдельная тема- вы можете напомнить какие отверстия и нормы заложены в вашей платке под память? Попробую сегодня шутки ради накидать пару байтлейнов с их нетлиста.

Я сейчас сам еще раз внимательно посмотрел на гербера и понял что так как я "отжал" дифпару так конечно не делали. Змейка там ровная и симметричная. Еще раз уточню что на детальные комментарии я не рассчитываю. Если из любви к искусству осилите - буду благодарен. Меня вполне устроят общие комментарии.

Так все уже сказали и не раз- свапьте смело биты в байтлейне, байтлейн разводите на одном слое, зазор выдерживайте минимум 2W, меандры кладите нормально.

[PCBExp]

....
Я смог скачать файлы платы только на стартеркит и уже от них стало весело Не тем людям видимо в этот раз производитель дал дизайнить. Впрочем разговор за референс это уже будет отдельная тема- вы можете напомнить какие отверстия и нормы заложены в вашей платке под память? Попробую сегодня шутки ради накидать пару байтлейнов с их нетлиста.
....

Для данных и управления используется VIA 0.45/0.25mm. Для питания 0.5/0.3mm

Я вообщем программистов понять могу - никто не хочет рисковать. Да и сам тоже подстраховаться хочу. Если у производителя проблем нет то лучше чтобы и нас не было. А внешний вид и красоту вообще непонятно как оценивать. У большинства (и коммерсантов и бухгалтерии и пр.) оценка самая простая - покупают и замечательно...

[EvilWrecker]

Для данных и управления используется VIA 0.45/0.25mm. Для питания 0.5/0.3mm

А толщина трасс для для SE и диффпар?

А внешний вид и красоту вообще непонятно как оценивать.

Дык, тут вообще разговор не за него- только за "электрику". До красоты еще добраться надо.

[PCBExp]

А толщина трасс для для SE и диффпар?

Дык, тут вообще разговор не за него- только за "электрику". До красоты еще добраться надо.

в наружных слоях 0.1 и для отдельных цепей и для дифпар. Расстояние в дифпаре 0.19 (взял с дизайна). Во внутренних слоях 0.15 (в основной массе). Там где пролезал в "ушко" - сужался до 0.1мм

[_Sergey_]

Как я вас понимаю... У меня тоже вышла маленькая (почти победоносная) война на тему свапа. Попросите их аргументировать то, почему они требуют конкретно такой распиновки. Возможно, у них и есть какие-то обоснования... Но не факт, что есть что-то кроме "не хочу переделывать".

Да,
бывает что нельзя..
Главное вовремя выяснить.

[PCBExp]

...
Я смог скачать файлы платы только на стартеркит и уже от них стало весело ....

Сглазили Вы производителя. Хотел Вам кинуть ссылку на схему/гербера индастриал железки. Раньше они в открытом доступе лежали. Теперь просят зарегистрироваться и обещают прислать на почту....

[EvilWrecker]

Сглазили Вы производителя. Хотел Вам кинуть ссылку на схему/гербера индастриал железки. Раньше они в открытом доступе лежали. Теперь просят зарегистрироваться и обещают прислать на почту....

Да и фиг с ним- не ожидаю там увидеть больших различий в качестве по сравнению со стартеркитом. Пока поиграюсь с последним

[PCBExp]

Как я вас понимаю... У меня тоже вышла маленькая (почти победоносная) война на тему свапа. Попросите их аргументировать то, почему они требуют конкретно такой распиновки. Возможно, у них и есть какие-то обоснования... Но не факт, что есть что-то кроме "не хочу переделывать".

Получается что в вопросе со свапом есть один положительный для меня момент. Я уже начал переживать что только у моих программистов эта проблема. А оказалось что в общем русле движемся....

[EvilWrecker]

Попробовал быстро в черновом(можно существенно улучшить) варианте накидать один байтлейн на топе- результат на картинке.

Для пущей чистоты эксперимента поставил фанаутов в том числе там где не надо, разбег длин в матч-группе изначально сделал больше 2х, разводка дугами, меандры на дугах, минимальное количество switchback-ов, зазор между битами 2W(кое где меньше слегка только под процем) но в меандре 3W, до диффппары зазор увеличенный. Диффпары взял как из референса с зазором 0.2мм, переходные сквозные 0.2/0.4

Вторая планка разводится так же спокойно, оставшиеся 2 байтлейна кладутся вообще без проблем на внутренних слоях благо неполная матрица выводов у проца, хоть и шаг 0.65мм

[bigor]

Для данных и управления используется VIA 0.45/0.25mm. Для питания 0.5/0.3mm

А зачем? В чем тут хитрость?

У большинства (и коммерсантов и бухгалтерии и пр.) оценка самая простая - покупают и замечательно...

Не-не. Для коммерсантов мало шобы покупали. Должны расхватывать как горячие пирожки...

[Владимир]

А зачем? В чем тут хитрость?

Боязнь высоты.

[EvilWrecker]

А зачем? В чем тут хитрость?

Просто очень мало людей знает/понимает что такое DFM, annular ring и его связь с классом точности и соответственно ценой

[PCBExp]

А зачем? В чем тут хитрость?
...

Хитрости нет. Это скорее дань традиции, по которой все линии питания толще потому как по ним течет бОльший ток. Это еще с тех времен когда все это добро жрало как надо....
Класс точности тот же что и остальных отверстий. Ширина ободка (или annular ring) шириной 0.1 мм. Я уже запутался с номерами классов поэтому объясняюсь значениями зазора и ширины. В моем случае самое узкое место 0.1/0.1 мм.

to EvilWrecker. У Вас на картинке между крайним рядом выводов процессора и крайним ближнем к нему рядом выводом памяти по моим прикидкам что-то около 9.1 мм. А у меня 7.83. Я не могу растянуться на 1.5 мм., а Ваши "гармошки", боюсь, такой трансформации не переживут. Или я неправильно прикинул размеры...

Относительно связи с ценой. Диаметры отверстий и ширины проводников трех знакомых производителей никак не возбудили. Двое из трех обратили внимание что у нас теперь VIA GRID 0.02 мм вместо привычных 0.05 мм. Видимо станок им как-то перенастраивать придется сверлильный.

Сообщение отредактировал PCBExp - Jan 24 2017, 12:21

[EvilWrecker]

to EvilWrecker. У Вас на картинке между крайним рядом выводов процессора и крайним ближнем к нему рядом выводом памяти по моим прикидкам что-то около 9.1 мм

Там 8.625мм.

А у меня 7.83. Я не могу расятнуться на 1.5 мм., а Ваши "гармошки", боюсь, такой трансформации не переживут.

А причем тут "гармошки"? Напомню суть картинки:

Для пущей чистоты эксперимента поставил фанаутов в том числе там где не надо, разбег длин в матч-группе изначально сделал больше 2х, разводка дугами, меандры на дугах, минимальное количество switchback-ов, зазор между битами 2W(кое где меньше слегка только под процем) но в меандре 3W, до диффппары зазор увеличенный. Диффпары взял как из референса с зазором 0.2мм, переходные сквозные 0.2/0.4

Эту планки при тех же нормах можно подвинуть и гораздо ближе чем у вас и все будет аналогично- достаточно например свапнуть эти выводы и уже можно сделать целевую длину гораздо меньше, и это не единственный участок подходящий для оптимизации.

А если и между меандрами сделать зазор 2W то можно совсем близко планки воткнуть.
тносительно связи с ценой. Диаметры отверстий и ширины проводников трех знакомых производителей никак не возбудили. Двое из трех обратили внимание что у нас теперь VIA GRID 0.02 мм вместо привычных 0.05 мм. Видимо станок им как-то перенастраивать придется сверлильный.

Так у вас остальное на плате уже может дать наценку на фоне которой эти переходные потеряются- вот и нет разницы.

[PCBExp]

Наценка за сложность этой платы (мы уже расценились с куском трассировки) вообще минимальна, поэтому обсуждать тут нечего. Меня больше волнует надежность работы и ремонтопригодность. В целом смысл Вашей картинки понятен. Мне есть над чем поработать. Свап я пообсуждаю с коллегами , но боюсь что на первой версии доски меня настоятельно попросят ничего не менять.

Лихо Вы обошлись без переходных - я попробую это повторить . Я так понимаю что те, кто делал референс дизайн не смогли сходу такое реализовать и решили не замарачиваться - сразу заложили по 2 отверстия в каждую нитку данных. Главное было понять первопричину .

[EvilWrecker]

Наценка за сложность этой платы (мы уже расценились с куском трассировки) вообще минимальна, поэтому обсуждать тут нечего. Меня больше волнует надежность работы и ремонтопригодность.

Дык, я и говорю- вы либо не знаете либо не понимаете механизм ценообразования, а говоря о надежности- то же но с аспектами связанные с IPC Class. На вашей плате скорее всего наценка за такие отверстия потерялась потому как есть более весомые объекты в части влияния на цену.

Я так понимаю что те, кто делал референс дизайн не смогли сходу такое реализовать и решили не замарачиваться - сразу заложили по 2 отверстия в каждую нитку данных. Главное было понять первопричину biggrin.gif .

Первопричина в любви к найму непонятно кого из Индии и Пакистана со стороны многих американских компаний. Которые в референсе и с расстоянием более 18мм не смогли хотя бы "нормально" все положить. В аллегро, на дофигаслойке. С HDI.

Свап я пообсуждаю с коллегами , но боюсь что на первой версии доски меня настоятельно попросят ничего не менять.

Тут еще можно было бы о чем то говорить если бы у камня был особо кривой контроллер памяти и/или EMIF, но ничего этого нет, в связи с чем запрещать свап также логично как и например запрещать свапить выводы резистора местами.

[Владимир]

Эту планки при тех же нормах можно подвинуть и гораздо ближе чем у вас и все будет аналогично- достаточно например свапнуть эти выводы и уже можно сделать целевую длину гораздо меньше, и это не единственный участок подходящий для оптимизации.

Свап прекрасен.
Но даже тут повернув 2 переходных отверстия и проложив самую длинную трассу (Она сейчас нижняя) сверху, то есть по более короткому пути -- можно сократить все змейки, а с этим и место под них.

Просто у автора нет навыков и желания, получать такую красоту на ограниченном пространстве

[EvilWrecker]

Свап прекрасен.
Но даже тут повернув 2 переходных отверстия и проложив самую длинную трассу (Она сейчас нижняя) сверху, то есть по более короткому пути -- можно сократить все змейки, а с этим и место под них.

Так точно- свапнув самую верхнюю и самую нижнюю трассу сокращение будет около или больше 50%, в зависимости от того как будет выведен таргет. Если в случае максимально возможного разбега длин и самого неоптимального по длине свапа- а именно это изображено на моей картинке(найти "в лоб" более длинную конфигурацию чем эта я уже не смог )- все встает без проблем, то с хорошим свапом тут в общем то нет никаких сложностей от слова совсем.

[VladimirB]

Хитрости нет. Это скорее дань традиции, по которой все линии питания толще потому как по ним течет бОльший ток. Это еще с тех времен когда все это добро жрало как надо....
Класс точности тот же что и остальных отверстий. Ширина ободка (или annular ring) шириной 0.1 мм. Я уже запутался с номерами классов поэтому объясняюсь значениями зазора и ширины. В моем случае самое узкое место 0.1/0.1 мм.
...

Ну если учесть, что отверстие 0.25 обычно сверлится сверлом 0.3 (т.к 25 мкм с каждой стороны добавится на металлизацию), то получаем ободок отверстия после сверловки(0.45-0.3)/2 = 0.075мм
и для VIA 0503 аналогично - а вы говорите про нормы 0.1/0.1
Это ещё, если сверло точно по центру переходного попадёт и никуда не сместится - что маловероятно

Так что при таких отверстиях ещё бы teardrops'ов не мешало бы добавить для пущей IPC'шности.

[EvilWrecker]

Лихо Вы обошлись без переходных - я попробую это повторить .

На днях позанимался проектом с почти тем же процессором(та же ветка)- если на вашей стороне позволительно заложить MCP, то реально с аналогичными нормами развести и байтлейны и адреса суммарно в двух слоях. Кусок дизайна к сожалению не могу показать, но отличия от вашего случая заключаются в основном в использовании VIP и разводкой только на внутренних слоях(внешние строго компонентные). Чтобы примерно понимать о чем речь, картинка с подсвеченными областями для корпуса MCP, делал для себя и коллег.

Запороться на таком пинауте с разводкой и SI практически нереально- а то мне что-то подсказывает что T бранч(раз копируете референс) у вас скорее всего вызовет проблемы

[PCBExp]

На днях позанимался проектом с почти тем же процессором(та же ветка)- если на вашей стороне позволительно заложить MCP, то реально с аналогичными нормами развести и байтлейны и адреса суммарно в двух слоях. Кусок дизайна к сожалению не могу показать, но отличия от вашего случая заключаются в основном в использовании VIP и разводкой только на внутренних слоях(внешние строго компонентные). Чтобы примерно понимать о чем речь, картинка с подсвеченными областями для корпуса MCP, делал для себя и коллег....:

Проблема у меня назревает с реализацией вашей идеи развести всю шину данных только в вернем слое. С 0-ого по 7-ой и с 24-ого по 31-ый без переходных вывести из под процессора сходу вывести не получается. Я пока вашу идею отложил. Потратил двое суток на увеличение зазоров и скурвил тюнинг . Не получилось у меня везде 2W добиться. В худшем случае 1.8W, но с парой переходных в каждой шине данных. Планирую на этой неделе разрисовать все питание и все что расположено рядом с шиной данных. Со свапом мне полегчало - мне его скрипя сердцем разрешили. Я правильно понимаю что могу 0-7 и 24-31 положить сверху а 8-15 и 16-23 сверху-снизу с парой переходных в каждой нитке?

Сообщение отредактировал PCBExp - Jan 30 2017, 16:25

[EvilWrecker]

Проблема у меня назревает с реализацией вашей идеи развести всю шину данных только в вернем слое.

Это не чья-то идея а в общем-то хорошая общепринятая практика Применительно к одиночному байтлейну естественно.

С 0-ого по 7-ой и с 24-ого по 31-ый без переходных вывести из под процессора сходу вывести не получается

Если взять мою картинку то 2 крайних байтлейна встают как на ней, которые посередине- уже на внутренних слоях.

Потратил двое суток на увеличение зазоров и скурвил тюнинг biggrin.gif . Не получилось у меня везде 2W добиться.

Под камнем еще можно чуть меньше(особенно до падов), но в остальных местах это достигается без проблем особых.

Я правильно понимаю что могу 0-7 и 24-31 положить сверху а 8-15 и 16-23 сверху-снизу с парой переходных в каждой нитке?

Не понял вопрос- вы случайно не хотите ли байтлейны на ботоме развести?

[PCBExp]

....

Не понял вопрос- вы случайно не хотите ли байтлейны на ботоме развести?

Именно! Процессор и память у меня сверху. Проводник через первое переходное (еще под процессором) ныряет на боттом и обратно выныривает на топ - около памяти. Все это при условии что не получится без переходных обойтись. Речь только о шине данных и соответствующим им DQS/DQM

Сообщение отредактировал PCBExp - Jan 30 2017, 16:44

[EvilWrecker]

Именно! Процессор и память у меня сверху. Проводник через первое переходное (еще под процессором) ныряет на боттом и обратно выныривает на топ - около памяти

У меня большие сомнения что при такой конфигурации вам удастся поставить конденсаторы и фанауты на остальные цепи, особенно на границе пинов с байтлейном и адресами/командами. Аналогично и с самим процем.

[dan]

А есть ли русскоязычная книга, которую можно посоветовать начинающему?

[PCBExp]

Трассировку я закончил как-то... DDR3 легло в 6-ти слоях. Все остальное еле уместилось в 8-ми. В двух внутренних слоях под DDR пусто. Чувствую что так нельзя.... Есть необходимость провести там проводники питания. То есть совсем статический сигнал - никаких изменений после включения. Мне это позволит развязать узлы под процессором. Насколько плохая идея?

[EvilWrecker]

В двух внутренних слоях под DDR пусто.

В каких и где именно? Вы лучше покажите что у вас вышло, чтобы понятно было.

[Uree]

Если между слоями с сигналами ДДР и пустыми имеются слои земли/питания ДДР то можете в них вести что-то другое, тем более какое-нибудь питание.

[PCBExp]

В каких и где именно? Вы лучше покажите что у вас вышло, чтобы понятно было.

Спрашивал про 4-ый и 5-ый слои, но сейчас актуальности уже нет. Подправили схему и убрали лишние цепи. Разрисовать все шины данных в верхнем слое не получилось физически - другие цепи мешают (к памяти не относящиеся), поэтому осталось практически как было.

Эскизы прикрепленных изображений

 

[Владимир]

Подправили схему

А топологию? Большая часть замечаний так и осталась не замеченной.
Появится EvilWrecker и раскрасит ваши картинки.

[PCBExp]

А топологию? Большая часть замечаний так и осталась не замеченной.
Появится EvilWrecker и раскрасит ваши картинки.

Я в своих размерах, что мог сделал. В верхний слой шину данных перетащить не могу - не помещаюсь. Выйти из под процессора не могу. Пришлось сначала разрисовать все остальное. У меня еще вопрос остался по скруглению. Как только я скругляю проводники у меня длина разбегается,по непредсказуемому закону. Но это для другой ветке. Зазоры я в 2W выдавил с горем пополам. Подождем мастера....

Плохо сказал... Только после того как все остальное легло - появилась возможность навести порядок под памятью. Я попытался сначала ее разрисовать красиво, но сверху у меня SD карта никак не хотела из под процессора выходить. Не такая она конечно нежная но тоже мегабиты...

Сообщение отредактировал PCBExp - Feb 23 2017, 18:12