Схема на CycloneII, нарисовал, просьба поглядеть... Опции

[torik]

Всем привет!
Вот, это, как его, схему нарисовал в первом приближении. Она включает в себя CycloneII, память, TV-декодер, разъем для подключения TFT и всякие мелочи... Предполагается, конечно, корректировка по результатам разводки.
Большая просьба поглядеть, покритиковать, указать на грубые ошибки (ну на оформление не по ГОСТ можно пока не обращать внимания), может еще чего посоветовать... Прилагаю в формате .pdf

Прикрепленные файлы

 po_estakada.rar ( 669.6 килобайт ) Кол-во скачиваний: 677

 

[vetal]

Сравнивать лучше с референс дизайнами от altera. Как минимум 0,1мкф+0,01мкф на каждую ножку питания плисины. Я 0,01мкф уменьшаю в половину 1 част 0,1мкф и 0,5части 0,01мкф.
К SDRAM памяти лучше поставить хотя бы по 10 мкф на чип(кер. или тант) - они когда рефрешатся жрут много.

Не забывайте о том, что pll работает до 1000МГц(примерно + гармоники) и питание нужно исходя из этого делать. Фильтры на питание аналога PLL отдельный на каждый вывод и фильтрующие конденсаторы с двух сторон бусинки(компановка должна быть соответствующая).

[torik]

Спасибо, учту обязательно.
Насчет схемы конфигурирования - все норм? Планирую использовать с USBBlaster2.

[vetal]

Тут вопрос темный Я такой не пользуюсь, а использую режим JTAG indirect confogiration(много удобнее и практичнее).

Подключайте бластер к JTAG порту, а флэшку без всяких ухищрения напрямую по схеме AS. При такой конфигурации у вас jtag будет доступен для пользователя( соответственно signaltap, отладчик ниоса и пр. вкусности)

[RYury]

Насчет схемы конфигурирования - все норм?

для заливки EPCS схема верна, только как было сказано выше, лучше использовать JTAG. Если будете использовать NIOS, то программу можно шить во флэш с помощью Flash Programmer через JTAG. Вместо EPCS4 я бы поставил M25P40, т.к. у первой F=20MHz , у второй 40MHz.

[torik]

Ага, вот это важный момент насчет конфигурации! Сейчас почитаю про вариант с JTAG, а то сразу почему-то не подумал. NIOS будет...

[BSACPLD]

Вместо EPCS4 я бы поставил M25P40, т.к. у первой F=20MHz , у второй 40MHz.

Позвольте с Вами немного не согласится, цитата из config_handbook.pdf (стр. 700, таблица 4-21, примечание 1):
Existing batches of EPCS4 manufactured on 0.15 μm process geometry supports AS configuration up to 40 MHz.
However, batches of EPCS4 manufactured on 0.18 μm process geometry support only up to 20 MHz. EPCS16 and
EPCS64 serial configuration devices are not affected. For information about product traceability and transition
date to differentiate between 0.15 μm process geometry and 0.18 μm process geometry EPCS4 serial configuration
devices, refer to PCN 0514 Manufacturing Changes on EPCS Family process change notification on the Altera
website at www.altera.com.

Хотя M25P40, конечно же, дешевле.

[torik]

Вот, господа, переделал схему конфигурации под JTAG совместно с AS, прошу проверить, ничего ли я не напутал/забыл...

Что касается M25P40 - а реально ипользовали ее? А то я слышал краем уха, что с ней может вообще не заработать...

Прикрепленные файлы

 po_estakada_page3.pdf ( 127.21 килобайт ) Кол-во скачиваний: 440

 

[sazh]

Ага, вот это важный момент насчет конфигурации! Сейчас почитаю про вариант с JTAG, а то сразу почему-то не подумал. NIOS будет...

Просто замечу, что программирование по Вашей схеме включения точно работает при наличии байтбластера 2, а от usb бластера даже не знаю.
Так как такая схема использовалась очень давно, когда еще не было доступа к ПЗУ через jtag.
Что касается схемы. Частоты 27 и 50 на три входа FPGA. Клоки на динамическую память.
Обычно используют буфера - разветвлители с нулевой задержкой.
С выхода генератора может просится последовательный резюк.

[RYury]

Что касается M25P40 - а реально ипользовали ее? А то я слышал краем уха, что с ней может вообще не заработать...

работает, проверено. Здесь на форуме пробегало, что EPCS - это на самом деле перемаркированные кристаллы от STM (т.е. серия M25Pxx) и ID у них совпадают.

От USB blaster тоже все работает.

[torik]

Так как такая схема использовалась очень давно, когда еще не было доступа к ПЗУ через jtag.

Простите, не понял, что значит старая... Какая тогда новая?

Что касается схемы. Частоты 27 и 50 на три входа FPGA.

Я может придираюсь, но что вы имеете ввиду? (где сказуемое)

Обычно используют буфера - разветвлители с нулевой задержкой.
С выхода генератора может просится последовательный резюк.

Резюк поставлю, действительно... А разветвители куда применить?

работает, проверено. Здесь на форуме пробегало, что EPCS - это на самом деле перемаркированные кристаллы от STM (т.е. серия M25Pxx) и ID у них совпадают.

Отлично, цена привлекательная.

[sazh]

Простите, не понял, что значит старая... Какая тогда новая?
Я может придираюсь, но что вы имеете ввиду? (где сказуемое)
Резюк поставлю, действительно... А разветвители куда применить?
Отлично, цена привлекательная.

Старая, новая. Это я про время. Откройте даташит 5 летней давности. Там об an370 ни слова.
Разветвлители на клоки применить. Один выход одна нагрузка.

[torik]

Разветвлители на клоки применить. Один выход одна нагрузка.

Спасибо, теперь понял - а то перегрузить генератор можно... Хм, разветвитель, а вообще-то имеет смысл на все четыре PLL заводить одинаковые клоки или лучше упростить (завести на один) и потом "внутри развести"?

[vetal]

На SDRAM тактовые сигналы лучше вего заводить от PLL. Это будет задел на будущее - можно будет тактовую поднять и регулировать рабочее окно путем изменения задержек.

потом "внутри развести"

Pll работает только от пина(или другого pll), причем каждому pll поставлены в соответствие свом пины. Если на группе сигналов PLL0(С0-С3) заводятся 2 и более тактовых частот, то только одна из них сможет использоваться в скомпенсированном режиме. 1 внешний сигнал нельзя заводить сразу на несколько pll, только каскадированием.

[sazh]

Спасибо, теперь понял - а то перегрузить генератор можно... Хм, разветвитель, а вообще-то имеет смысл на все четыре PLL заводить одинаковые клоки или лучше упростить (завести на один) и потом "внутри развести"?

Если весь проект проходит от одного pll с внутренним разветвлителем, зачем четыре pll.
Можно заложиться на использование клоков в разных банках.
Посмотрите рапорты. Обычно неиспользованный глобальный клок в рапорте рекомендовано посадить на gnd. Посадите его через резистор - перемычку.

На SDRAM тактовые сигналы лучше вего заводить от PLL. Это будет задел на будущее - можно будет тактовую поднять и регулировать рабочее окно путем изменения задержек.

Ясно дело - pll. Но у товарища два корпуса памяти. Может быть четыре.
Разветвлитель клоков от pll на клоки корпусов памяти. А внутри регулятор - но уже относительно блока памяти.

[torik]

На SDRAM тактовые сигналы лучше вего заводить от PLL. Это будет задел на будущее - можно будет тактовую поднять и регулировать рабочее окно путем изменения задержек.

Я так и собирался - частоту для SDRAM от PLL, т.к. еще надо будет фазу подстраивать...

Pll работает только от пина(или другого pll), причем каждому pll поставлены в соответствие свом пины. Если на группе сигналов PLL0(С0-С3) заводятся 2 и более тактовых частот, то только одна из них сможет использоваться в скомпенсированном режиме. 1 внешний сигнал нельзя заводить сразу на несколько pll, только каскадированием.

Иными словами, достаточно завести одну чатоту на один из PLL (ну две, чтобы побольше частот можно было получить). А после сформировать частоты одним PLL, разветвить если надо на другие PLL, вывести на пины клока памяти (опять же с внутренним разветвителем) без всяких лишних внешних компонентов. Так?
Неиспользуемые глобальные клоки посадить на GND...

Ясно дело - pll. Но у товарища два корпуса памяти. Может быть четыре.
Разветвлитель клоков от pll на клоки корпусов памяти. А внутри регулятор - но уже относительно блока памяти.

Два корпуса памяти. Опять же внешний разветвитель не хочу, ведь проще внутренним PLL сформировать отдельно частоты для этих памятёв.

[vetal]

Иными словами, достаточно завести одну чатоту на один из PLL (ну две, чтобы побольше частот можно было получить). А после сформировать частоты одним PLL, разветвить если надо на другие PLL, вывести на пины клока памяти (опять же с внутренним разветвителем) без всяких лишних внешних компонентов. Так?

В общем случае - да. Только много тактовых вы все равно не сделаете - линий глобальных может не хватитью

[slog]

1 внешний сигнал нельзя заводить сразу на несколько pll, только каскадированием.

А нельзя ли подробнее? Это из даташита информация? И что будет если один сигнал заведен на входы сразу 4-х PLL? Просто есть готовое устройство где так сделано. И даже еще интереснее, там в разных банках разные VCCIO - для LVDS и для LVTTL, а тактовый сигнал идет один - LVTTL на все банки.

[vetal]

А нельзя ли подробнее? Это из даташита информация? И что будет если один сигнал заведен на входы сразу 4-х PLL? Просто есть готовое устройство где так сделано. И даже еще интереснее, там в разных банках разные VCCIO - для LVDS и для LVTTL, а тактовый сигнал идет один - LVTTL на все банки.

Утверждение относится к внутренностям ПЛИС. Если вы завели один тактовый сигнал внутрь микросхемы, то использовать его сможет только 1 блок PLL. То, что описали вы - 4 разных тактовых сигнала относительно ПЛИС, заведенных на разные пины.

[Iouri]

1. поставьте резистор между 1 ногой осциляторов и VCC33
2. LED лучше развенуть завеси аноды на VCC33
3. лучше исполбзовать отдельные резисторы для LED так в зависемости от их цвета яркость будет разная и придеться подбирать сопративления
4. DD8 pin 8 добаьте кодер 0.1uF
5 p2,3,4,5 DD8 добаьте послдовательны резисторы 22OHM
6. заведите все сигналы LCD на FPGA
7. уберите L7 и соедините земли дорожкой под CODEC
8. Flash Dq, FLASH DQ8 используйте другие пины используйте PLL по назночению
9. SDRAM DQ13, SDRAM 14 тоже самое см [8]
10 SDRAM _CLK должен идти с PLL
11. для загрузи FPGA и передачи даных посмотрите в сторону Cypress CY7C68013
12. R6, R7, R8... 12K, R12 10K почему? старайтесь использовать меньше разных резисторов 10K тоже подойдет
13. питание PLL нужно использовать отдельный фильтр для каждой PLL. так же советую испоьзовать LDO дляPLL и SMPS для core
14. Decoupling caps количество смотрите по плате т.к. кодесатор предназначеный для FPGA стоящий на растояни 3см бесполезен
15. Decoupling caps for SDRAM на микроне есть app. notes помотрите
16. последовательные резисторы на SDRAM не уверен что нужны, смоделируйте плату в Hyperlinx
17. исочники питания Linear Tech относительно дорогие посмотрите в сторону Sipex/Exar, также не оставляйте висящих пинов подтяните их через резистор куда надо в крайнем случае просто уберете резистор
18. используйте Mentor Graphics Pads или Expedition



удачи

[sazh]

Два корпуса памяти. Опять же внешний разветвитель не хочу, ведь проще внутренним PLL сформировать отдельно частоты для этих памятёв.

Если я правильно понял vetal, от одного pll можно получить только один внешний клок с приемлемым джиттером.
Из чего следует, что перед рисованием схемы желательно промоделировать возможность использования одного или блоков pll и посмотреть на предупреждения синтезатора.

[vetal]

Если я правильно понял vetal, от одного pll можно получить только один внешний клок с приемлемым джиттером.

Не один клок, а от одного клока для одного pll pll0(c0-c3),...,pll3(c12..c15)
Всего 4 группы выводов - по группе на каждый pll. Если сигнал из первой группы завести на pll первой и второй группы - один из pll не сможет захватиться в режиме компенсации. Если все же так завести - то для одного pll придется отключать компенсацию.
В даташите должны быть рисунки и пояснения относительно этого.

Из чего следует, что перед рисованием схемы желательно промоделировать возможность использования одного или блоков pll и посмотреть на предупреждения синтезатора.

Без этого можно поседеть при настройке увидев, что pll не захватывается

[torik]

Насчет PLL - блин, я лучше и правда промоделирую, благо проект более-менее сформировался... Я-то думал что проблема из другой немного области - все равно как видеосигнал подать на две нагрузки по 75Ом. А о PLL я что-то не нашел, что там за входное сопротивление (или 3-е состояние просто)? На крайний случай у меня быть возможность поставить еще генератор , ведь плата вряд ли с первого раза будет "что надо".

Iouri, спасибо, по всем 18 пунктам работаю (п.6 - глюк просто)

[slog]

11. для загрузи FPGA и передачи даных посмотрите в сторону Cypress CY7C68013

+1.
Если соединить ноги CY7C68013 с JTAG выводами FPGA то можно будет программировать FPGA через USB без дополнительного USB-бластера. CY7C68013 сама прикинется USB-бластером. Все что надо для этого лежит тут, на форуме.

[torik]

Блин, у меня быть эти контроллеры даже в наличии. Заманивейшая идея! Но, как я и говорил, чо-то сыкотно
Может ссылочку на обсуждение дадите?

[slog]

Вот в этой теме обсуждалось
http://electronix.ru/forum/index.php?showt...=22611&st=0
Вообщем я повторял. Получилось что мой девайс при подключении к компу по USB видится как "Altera NiosII Evaluation Board" и Quartus нормально шьёт FPGA.
Там же есть вариант и просто с "Altera USB Blaster".

[torik]

1. поставьте резистор между 1 ногой осциляторов и VCC33
2. LED лучше развенуть завеси аноды на VCC33
3. лучше исполбзовать отдельные резисторы для LED так в зависемости от их цвета яркость будет разная и придеться подбирать сопративления
4. DD8 pin 8 добаьте кодер 0.1uF
5 p2,3,4,5 DD8 добаьте послдовательны резисторы 22OHM
6. заведите все сигналы LCD на FPGA
7. уберите L7 и соедините земли дорожкой под CODEC
8. Flash Dq, FLASH DQ8 используйте другие пины используйте PLL по назночению
9. SDRAM DQ13, SDRAM 14 тоже самое см [8]
10 SDRAM _CLK должен идти с PLL
11. для загрузи FPGA и передачи даных посмотрите в сторону Cypress CY7C68013
12. R6, R7, R8... 12K, R12 10K почему? старайтесь использовать меньше разных резисторов 10K тоже подойдет
13. питание PLL нужно использовать отдельный фильтр для каждой PLL. так же советую испоьзовать LDO дляPLL и SMPS для core
14. Decoupling caps количество смотрите по плате т.к. кодесатор предназначеный для FPGA стоящий на растояни 3см бесполезен
15. Decoupling caps for SDRAM на микроне есть app. notes помотрите
16. последовательные резисторы на SDRAM не уверен что нужны, смоделируйте плату в Hyperlinx
17. исочники питания Linear Tech относительно дорогие посмотрите в сторону Sipex/Exar, также не оставляйте висящих пинов подтяните их через резистор куда надо в крайнем случае просто уберете резистор
18. используйте Mentor Graphics Pads или Expedition

1. В даташите на генератор и схемах альтеровских китов, резистор на вх.1(EN) не ставится, т.е. вроде бы и не нужен
2. Какой смысл повернуть диоды "-" к ПЛИС? Вроде бы логично наоборот.
3. Резисторы для LED ставлю отдельные, согласен
4, 5. Тут вопросов впринципе нет
6. Насчет LCD - глюк случился

7. Самый страшный и неясный для меня вопрос. По всем рекомендациям (и неоднократным обсуждениям на форуме) я понял, что надо землю разводить звездой, аналоговую с цифровой соединить под АЦП (он же видеокодек), как вы рекомендуете. И это вроде логично. Но вот в схеме на альтеровскую плту с ниосом земли разделены именно через дросель (наверное бусина пресловутая). Может это сделано из-за того, что иначе на схеме эти земли некорректно соединить?
Связанный вопрос - а ничего, что у меня одна большая цифровая земля на все - и БП и микросхемы, и только полигончик будет для аналоговой земли видеокодека? На тех же схемах китов делают и так и эдак, с рекомендациями вроде тоже все сходится...

8, 9, 10. Понял. Больше ничего не упустил я?

11. Для начала не буду хвататься за все сразу и воспользуюсь USB Blaster, стоит всего 60$
12. Номенклатуру резисторов и прочего по возможности минимизирую обязательно...
13. Про PLL уже говорили, сделаню.
18. Используем Altium. Ментор и прочие отпадают, ибо на предприятии принят именно PCAD/Altium.

[Iouri]

1. для призводства иногда надо отключать генератор чтобы не резать PCB подается "0" на 1 ногу генератора
2 max current для транзистора между землей и пином обычно в 10 раз больше чем VCC и пином
7. разделение земель очень тонкий вопрос. если чесно я стараюсь бусины или 0 OHM никогда не использовать, далее если плата 6+слоев и правельно сделаны decoupling caps, и stackup то в вашем случае земли я бы не разделял вобще так как у вас очень маленькая аналоговая часть, токая дорожка под CODEC создает индуктивность в результвте нарушается распределеная емкость между VCC and GND слоями, что может привести к увеличению EMI/EMC сам нескоько раз сталкивался
11. вы делаете поделку или промышленый образец зачем вашим покупателям платить по $60 за USB Blaster и устанавливать Quartus продумывайте устройство заранее, если хотитие blaster то поставьте перемычки на MSEL pins и header на JTAG
12 поделка или пром образец???
18. посмотрите на местном FTP. Huperlinx нужен обязательно потратьте 1 день сейчас но сэкономьте недели отладки, потом вам начальство будет парить мозги если что то не работает

удачи!!!!

P.S. Stack up уже прдумали? какая минимальная толщиа дорожки?

[torik]

12. Пром. образец. Потому и не хочу встраивать програматор - он же лишний, удорожает систему. Заказчику не придется ничего програмировать.
1, 2. Понятно теперь...
11. А перемычки на MSEL для чего?

ЗЫ: decoupling caps - это как я понял развязывающие конденсаторы (блин, зачем по-английски-то, мы же русские ). Их как я понимаю чем больше тем лучше + правильно развести/установить - как написано в рекомендациях.
А что же, простите, такое stackup?
И что бы можно почитать про Huperlinx - зачем и с чем его едят...

[Kuzmi4]

2 torik - есть подборочка материалов, могу слить на мыло (метров 40 - лабы там, доки менторовские и переведённые тож - короче много чего). Сам по ним в своё время разбирался с HL.

[torik]

Kuzmi4, буду пермного благодарен - torizin-litehaСОБАКАyandex.ru

[Kuzmi4]

2 torik - уехало.
Проверяйте мыло.

---------------
Вот такая кака получилась

This is an automatically generated Delivery Status Notification

Delivery to the following recipient failed permanently:

torizin-liteha@yandex.ru

Technical details of permanent failure:
PERM_FAILURE: Google tried to deliver your message, but it was rejected by the recipient domain. We recommend contacting the other email provider for further information about the cause of this error. The error that the other server returned was: 552 552 5.3.4 Size of this message exceeds the fixed maximum size of 20971520 chars for received email (state 18).

В опсчем уехало по кускам

[torik]

Спасибо, доехало на первый взгляд, нормально. Но скачаю дома, на работе инет ограничен...
Iouri, slog, vetal - не обижайтесь на мою настырность, но вопросы не снимю (см. выше)

[Kuzmi4]

2 torik
перемычками на Msel вы выбираете, моду после POR`а - AS,PS.. Если у вас стоит EPCS - то вам нужен AS - тобто перемычками нужно выставить так:

Если PS - тобто мы насильно запихиваем данные, тогда :

Если после старта по житагу заливаться будем - то там MSEl - до лампочки вроде

A stackup - это стек слоёв в HL - по ходу срез ПП - толщины слоёв там..

[slog]

11. А перемычки на MSEL для чего?

А что же, простите, такое stackup?

MSEL выбирает режим загрузки Циклона, варианты расписаны в даташите. В разделе про конфигурирование.

stackup - порядок слоёв в многослойной печатной плате.
Про платы с BGA у Altera есть an114.pdf "Designing With High-Density BGA Packages for Altera Devices" рекомендуется прочитать.

[torik]

Т.к. планируется подключить только EPCS, т.е. AS и програматор по JTAG, то перемычки ненужны, верно?

[slog]

MSEL0 и MSEL1 можно посадить на землю. Все равно не пригодятся.

[torik]

MSEL0 и MSEL1 можно посадить на землю. Все равно не пригодятся.

Только MSEL1 - типа "быстрый" AS

[Iouri]

11. чтобы выбирать во время отладки Passive Serial Configuration или JTAG
если захотитите использовать Cypress потом можжно убрать, но лучше оставить

decoupling caps: конденсаторы по питанию: учитите английский, читайте первоисточники

stackup структра печатной платы толщина слоев меди и диалектрика итд: учитите английский, читайте первоисточники

Hyperilinx посмотрите раздел форума Mentor Graphics PCB How to...

[torik]

11. чтобы выбирать во время отладки Passive Serial Configuration или JTAG
если захотитите использовать Cypress потом можжно убрать, но лучше оставить

Ну, речь идет о Active Serial с EPCSкой... И в режиме AS и JTAG, согласно даташиту, MSEL одинаково включены. Они как независимы, т.е. не нужна никакая перемычка, верно?

[yura-w]

использую режим JTAG indirect confogiration

Спасибо, не знал про indirect confogiration (ставил на платах два разъема: AS, JTAG )

не нужна никакая перемычка, верно?

да, не нужна (msel0 = 0; msel1 = 0 или 1)

Эскизы прикрепленных изображений

 

[torik]

После длительного перерыва вернулся к этой схеме, откорректировал кое-что... Пока не начал разводить хотелось бы показать спецам на предмет нелепостей, особенно по клокам для памяти...
В архиве схема в pdf

Прикрепленные файлы

 po_estakada.rar ( 712.45 килобайт ) Кол-во скачиваний: 296

 

[vadimuzzz]

у вас на схеме и epcs и parallel flash. зачем? м.б. выкинуть epcs и грузиться с flash?

[Kuzmi4]

2 vadimuzzz - тут же разговор насколько я помню про AS режим вёлся - типа подали питание, FPGA начала дрыгать ногой и грузить в себя конфиг данные с EPCS (кстати - а почему не аналог от ST - гООраздо дешевле). А потом как сконфигурировала - NIOSII уже поломился по адресу что в reset`е прописан - и я так понял далее с флеши загрузка..
Тут получается EPCS очень нужен..
Хотя если взять аналог от ST - там можно ёмкость нормальныйю взять по приемлемой цене - тогда можно конфигурировать FPGA и грузить код для NIOSII(если не линух какой ессно) с этой одной мелкосхемы.. Экономия места и времени на трассировку на лицо

А так вроде ошибок не видно..

[vadimuzzz]

2 vadimuzzz - тут же разговор насколько я помню про AS режим вёлся - типа подали питание, FPGA начала дрыгать ногой и грузить в себя конфиг данные с EPCS (кстати - а почему не аналог от ST - гООраздо дешевле). А потом как сконфигурировала - NIOSII уже поломился по адресу что в reset`е прописан - и я так понял далее с флеши загрузка..
Тут получается EPCS очень нужен..
Хотя если взять аналог от ST - там можно ёмкость нормальныйю взять по приемлемой цене - тогда можно конфигурировать FPGA и грузить код для NIOSII(если не линух какой ессно) с этой одной мелкосхемы.. Экономия места и времени на трассировку на лицо

А так вроде ошибок не видно..

так вот я и не понял, зачем 2 чипа флеш-памяти? можно ведь в одну все запихать ( и sof и программу для ниоса).

[sazh]

После длительного перерыва вернулся к этой схеме, откорректировал кое-что... Пока не начал разводить хотелось бы показать спецам на предмет нелепостей, особенно по клокам для памяти...
В архиве схема в pdf

У Вас выбран режим fast as. Его судя по документации epcs4 не поддерживает. Надо пообъемнее или режим as. Ферритовые бусины на pll. Хотя и с индуктивностью работать должно.
nCE сидит на резисторе. Судя по схемам, резистор нужен если кабель BBII к epcs подключать.
Но не мешает.

[torik]

2 vadimuzzz - тут же разговор насколько я помню про AS режим вёлся - типа подали питание, FPGA начала дрыгать ногой и грузить в себя конфиг данные с EPCS (кстати - а почему не аналог от ST - гООраздо дешевле). А потом как сконфигурировала - NIOSII уже поломился по адресу что в reset`е прописан - и я так понял далее с флеши загрузка..
Тут получается EPCS очень нужен..
Хотя если взять аналог от ST - там можно ёмкость нормальныйю взять по приемлемой цене - тогда можно конфигурировать FPGA и грузить код для NIOSII(если не линух какой ессно) с этой одной мелкосхемы.. Экономия места и времени на трассировку на лицо wink.gif
А так вроде ошибок не видно..

EPCS, конечно, при покупке заменю более дешевым аналогом. Но на схеме оставлю именно родную EPCS, как в даташите...

У Вас выбран режим fast as. Его судя по документации epcs4 не поддерживает. Надо пообъемнее или режим as. Ферритовые бусины на pll. Хотя и с индуктивностью работать должно.
nCE сидит на резисторе. Судя по схемам, резистор нужен если кабель BBII к epcs подключать.
Но не мешает.

А вот про fast as я не знал. Спасибо. Проверю...
Что касается бусин ферритовых, так я могу их вместо индуктивностей всегда поставить, корпуса-то одинаковые. Зато не надо придумывать как их на схеме нарисовать...

так вот я и не понял, зачем 2 чипа флеш-памяти? можно ведь в одну все запихать ( и sof и программу для ниоса).

На самом деле:
1) в параллельной флеше будут программа ниоса и данные...
2) просто хотя бы дублирование, хотя вроде циклон 2 не может грузиться с параллельной флеши, не?


А с подключнием SDRAM и PLL все нормально?

[vadimuzzz]

1) в параллельной флеше будут программа ниоса и данные...
2) просто хотя бы дублирование, хотя вроде циклон 2 не может грузиться с параллельной флеши, не?
А с подключнием SDRAM и PLL все нормально?

пардон, перепутал с 3-м циклоном. отвык. насколько я помню ножки VCCD_PLLx считаются аналоговыми и их тоже лучше запитать через бусинки (но не объединять с VCCA_PLLx). я так делал.

[vik0]

1. У Вас генератор DA5 на 3.3В, а ADV7180 ожидает 1.8В.
2. Нет pull-up резисторов на SCLK и SDATA на том же ADV7180.
3. Вам действительно нужны две отдельные шины SDRAM?

4. Конденсаторы по питанию на DD5 где?

[torik]

1. У Вас генератор DA5 на 3.3В, а ADV7180 ожидает 1.8В.
2. Нет pull-up резисторов на SCLK и SDATA на том же ADV7180.
3. Вам действительно нужны две отдельные шины SDRAM?

4. Конденсаторы по питанию на DD5 где?

1) Я смотрю схему демоплаты
Nios II Embedded Evaluation Kit, Cyclone III Edition - там именно 3.3В с генератора идет. Ведь VCCIO = 3.3В...

2,4) Да, действительно, забыл подтягивающие резисторы на SCLK и SDATA и конденсаторы на DD5. Спасибо, что так внимательно поглядели!

3) Эх, ну тут, наверное и жадность сыграла свою роль. Мне нужна память для видео, а также для ниоса. Вот я ее и разделил. Можно, конечно, было SRAM обычный подключить или вообще обойтись одним SDRAM на ниос и данные. Но, эээ, как посоветуете, вобщем?

Ах да, по п.3 - если мне убрать одну SDRAM, останутся лишние выводы или придется менять на меньший корпус (вроде не влезает, по моим подсчетам)

[sazh]

1) Я смотрю схему демоплаты
Nios II Embedded Evaluation Kit, Cyclone III Edition - там именно 3.3В с генератора идет. Ведь VCCIO = 3.3В...

Смотреть надо в описание ADV7180.

[vik0]

1) Я смотрю схему демоплаты
Nios II Embedded Evaluation Kit, Cyclone III Edition - там именно 3.3В с генератора идет. Ведь VCCIO = 3.3В...

Ошибка, скорее всего. Из datasheet-а на ADV7180:

Input Pin for the 28.6363 MHz Crystal. Can be overdriven by an external 1.8 V, 28.6363 MHz
clock oscillator source. In crystal mode, the crystal must be a fundamental crystal.

3) Эх, ну тут, наверное и жадность сыграла свою роль. Мне нужна память для видео, а также для ниоса. Вот я ее и разделил. Можно, конечно, было SRAM обычный подключить или вообще обойтись одним SDRAM на ниос и данные. Но, эээ, как посоветуете, вобщем?

Тут уже Вам судить. Неплохо прикинуть требуемую пропускную способность памяти, и исходя из этого принимать решение (с запасом, естественно). А это лучше чем Вы вряд ли кто-то сможет сделать
В принципе, ничего особо криминального в двух шинах нет. (Пока не начнете трассировку ).
PS. И еще про память. Вы схему моделировали? Есть у меня подозрение, что часть согласующих резисторов - лишняя.

[torik]

В принципе, ничего особо криминального в двух шинах нет. (Пока не начнете трассировку smile.gif ).

Если появятся непреодолимые трудности при разводке - удалю одну. Одной хватит с натягом... Т.е. желательно обе шины...

Ошибка, скорее всего. Из datasheet-а на ADV7180:

Input Pin for the 28.6363 MHz Crystal. Can be overdriven by an external 1.8 V, 28.6363 MHz
clock oscillator source. In crystal mode, the crystal must be a fundamental crystal.

Однако в електрических характеристиках дано только минимальное напряжения лог. "1" = 1.2В. Но все, пожалуй поставлю... резистивный делитель?

Вы схему моделировали? Есть у меня подозрение, что часть согласующих резисторов - лишняя.

Резисторы по печати очень хорошо ложаться, потому совершенно не помешают разводке (это я так думаю). А вот с моделированием, стыдно признаться, я не разбирался

[vik0]

Однако в електрических характеристиках дано только минимальное напряжения лог. "1" = 1.2В.

Однако, согласно функциональной схеме, клок заводится на PLL, который питается от +1.8В

Но все, пожалуй поставлю... резистивный делитель?

Лучше перемычку, IMHO.

Резисторы по печати очень хорошо ложаться, потому совершенно не помешают разводке (это я так думаю). А вот с моделированием, стыдно признаться, я не разбирался

Не вопрос. А с моделированием лучше разберитесь. Полезная вещь.

[torik]

Лучше перемычку, IMHO.

Не понял. Что за перемычка заменит делитель?

Не вопрос. А с моделированием лучше разберитесь. Полезная вещь.

Согласен, да все некогда...

[sazh]

Не понял. Что за перемычка заменит делитель?

Все таки спрошу. А чем кварц не подошел?

[torik]

Хм... Да я, ну это, как бы вот...
Не знаю, наверное я просто не нашел такой кварц.

А вообще проблема еще проще - я не нашел продаваемого малогабаритного кварца на 32.768, и на 12 МГц, и на 28.63636...
Может посоветуете?

[SFx]

можно ведь в одну все запихать ( и sof и программу для ниоса).

А если кристал большой и linux надо загружать на NIOS II, то тут EPCS16 не хватит. точно вам говорю.
Сам линух около мегабайта весит + файловая система до двух мег скорее всего экономнее будет юзать SD Card.

[torik]

А если кристал большой и linux надо загружать на NIOS II, то тут EPCS16 не хватит. точно вам говорю.
Сам линух около мегабайта весит + файловая система до двух мег скорее всего экономнее будет юзать SD Card.

Это уже вопрос будущего. Мне будет сейчас некогда разбираться ни с линухом ни с SD... Дальше планирую перейти на CyloneIII с параллельной загрузкой с флеша, может карточку, может NAND-Flash...

Сейчас более насущный вопрос (дернули меня, я и запаниковал опять ) - какие взять кварцы... То что у меня поставлено - что-то больно здоровое...

[prototype]

Однако в електрических характеристиках дано только минимальное напряжения лог. "1" = 1.2В. Но все, пожалуй поставлю... резистивный делитель?

Делитель не есть хорошо, имхо. А не хотите ли использовать циклон для буферирования клока? Подать с генератора на ИО, запитанное 3,3 вольта, а на ADV привести с ИО, запитанного 1,8 вольта?

[torik]

Нет, не хотелось бы. У меня все банки запитаны от 3.3В. Кроме того, с какого вывода ПЛИС выводить клок (надо бы с выхода PLL, а они вроде все занаяты)?
Сейчас подбираю генератор поменьше и кварцы, вот тут: http://www.quartz1.ru

[torik]

Привет...

Насколько жизнеспособно решение запитать все 4 PLL напряжением питания ядра 1.2В без ферритовых бусин, напрямую? При этом на 1.2В выделен полностью слой. Речь идет об VCCA_PLL...

На питание вообще даны 4 слоя - 1.2, 3.3, GND, GND. Как-то паршиво получается разводка при наличии ферритовых бусин, а еще один слой на питание PLL добавлять не хочется. Как по-умному развести питание PLL в слое 1.2, даже представить пока не могу. На демоплатах альтеровских, на VCCA_PLL просто напросто подяется напряжение ядра 1.2, без всяких бусин...

[DmitryR]

Так то на демоплатах. Если сделать без бусин - весь шум от Vccint польется напрямик в PLL. Может быть всякое: может, амплитуда этого шума будет незначительной, может его частота окажется вне полосы PLL, а может и PLL не заработать. Причем она вряд ли не заработает стабильно - будет просто парить мозги периодическими отказами.
Скажите заодно, зачем у вас два слоя земли? Потом, если сделать каждой PLL свою бусину - разводить становится резко веселее.

[Zwerg_nase]

Была плата с EP2C20 на которой питание PLL было заведено напрямую без индуктивности. При этом нормально работала только одна PLL из двух требуемых, так что пришлось вместо одной PLL пришлось заводить внешнюю частоту.

[torik]

Скажите заодно, зачем у вас два слоя земли?

Два слоя земли зачем? Ну на землю не хотелось бы жалеть слоев. Кроме того, один из слоев земли - это bottom, на нем имеются компоненты, так что его одного не хватит.

Потом, если сделать каждой PLL свою бусину - разводить становится резко веселее.

Немного не понял, а что, можно одну бусину сделать?

[DmitryR]

Можно, мы делаем одну - PLL сами потребляют мало и шумят мало, вряд ли они могут помешать друг другу работать. Что же касается "слоя" GND на bottom - я бы не считал это слоем. Слой - это когда разрывов нет. Так что вот на него бусины и поставьте, делов-то: переходное отверстие от ножки - бусина - переходное отверстие на 1.2. Ну и пара конденсаторов на землю от той же ножки, но конденсаторы можно сделать совсем маленькими, хоть 0201 если монтажники позволят.

[vadimuzzz]

я все питание в одном слое разводил (3.3 и 1.2). 1.2 - пятак по центру под ПЛИС, 3.3 кольцом вокруг пятака. а чем бусина мешает? после нее дорожку можно довольно длинную делать. PLL-и по углам стоят, тут и под керамику и под электролиты места хватит. у меня так 1000пФ(0402),0.1 мкФ, 10 мкФ, бусина(0402). кондеры стоят параллельно корпусу ПЛИС, бусина перпендикулярно. по сравнению с электролитом, бусина места не занимает. может у вас заземляющие отверстия место сжирают? я их глухими делал.

[torik]

Глухих отверстий не делаю, нельзя. Насчет одной бусины - очень хорошо, значительное упрощение + 3 конедера вместо 12...

Надо ведь еще дорожку провести к этому PLL, и вот тут-то мне и не нравится - желательно чтобы дорожки с окружающих этот слой сигнальных слоев, не пересекали разрывы в слое питания. (ну по всем рекомендациям это очень плохо).

Думаю...

[vadimuzzz]

Насчет одной бусины - очень хорошо, значительное упрощение + 3 конедера вместо 12...

ну, у меня именно 12 кондеров и 3 бусины. я к тому, что все это хозяйство хорошо смотрится на углах. сигнальные шины идут от бортов, а на углах как раз место и остается. а корпус какой? у меня QFP, может поэтому легко развелось

[DmitryR]

QFP и глухие отверстия? Жесть IMHO: QFP выбирают, чтобы удешевить корпус и монтаж, глухие отверстия начисто съедают экономию.

[torik]

У меня FBGA-484.
В процессе творческих экспериментов пока-что пришел к такому решению:
- два PLL - на питание ядра напрямую. Проведу эксперимент, в проекте они не обязательны (а может и остальные тоже необязательны).
- остальные два - объеденил и через бусину + кондер. Легло очень удобно и хорошо...

Когда все доразведу вчерне, выложу, попрошу покритиковать... ну как обычно...

[vadimuzzz]

QFP и глухие отверстия? Жесть IMHO: QFP выбирают, чтобы удешевить корпус и монтаж, глухие отверстия начисто съедают экономию.

у нас BGA негде паять, а монтаж довольно плотный.

[torik]

Вот чутка подкорректировал схему... Но не суть.

Прошу поглядеть трассировку этой платы вот тут:

http://electronix.ru/forum/index.php?showtopic=54921

Прикрепленные файлы

 po_estakada.rar ( 686.33 килобайт ) Кол-во скачиваний: 278

 

[torik]

Вот выполнил трассировку в черновом виде.
Прошу поглядеть спецов и не спецов на предмет ляпов, глупостей. Просто прошу дать совета.

Выкладываю пока альтиумовский файл. В pdf попробовал переконвертировать, но не вкурил, как потом это посмотреть (виден только один слой и в закладке "слои" ничего нет), если подскажете - выложу.

Прошу также учесть, что это мой первый более менее серьезный проект.

Схема обсуждается тут:

http://electronix.ru/forum/index.php?showt...mp;#entry496754

(http://electronix.ru/forum/index.php?act=Attach&type=post&id=26499)

Прикрепленные файлы

 po_pcb1.rar ( 227.68 килобайт ) Кол-во скачиваний: 68

 

[torik]

Хм... что-то тема глухо пошла...

[SKov]

Вот выполнил трассировку в черновом виде.

А в чем трассировали? В AD в ручном режиме?

[torik]

Да, в AD в ручном режиме. Может в каком-то другом формате выложить?

[SKov]

Да, в AD в ручном режиме. Может в каком-то другом формате выложить?

У меня все нормально открылось.
Просто очень красиво, я так не умею (проводники в виде окружностей).
Вот и поинтересовался

[torik]

На счет красива, Вы погорячились. Как-то оно противненько смотрится. Все кроме SDRAM вчерне, и может быть изменено. На кругляши пошел для выравнивания длин...

[vik0]

Хм... что-то тема глухо пошла...

Во-первых, выходные
Во-вторых, я, к примеру, Altium никогда в глаза не видел. Соответственно, с открытием его файлов имею ...э... некоторые проблемы.

[torik]

В какой формат, я завтра переделаю?
Выходные, выходные, а я вот маньяк...

[vik0]

В какой формат, я завтра переделаю?

Лично для меня предпочтителен PADS.
С точки зрения охвата максимальной аудитории - pdf без вариантов.

[torik]

Вот еще вариант в PDF-е, правда поглядеть получается только послойно. Незнаю как объеденить несколько слоев...

Прикрепленные файлы

 po_pcb1.rar ( 1.32 мегабайт ) Кол-во скачиваний: 137

 

[vik0]

Вот еще вариант в PDF-е, правда поглядеть получается только послойно. Незнаю как объеденить несколько слоев...

Так.
1. clock для sdram2 обязательно тянуть с другого конца корпуса? Нельзя его вывести на pll3? Тогда самая длинная цепь для SDRAM2 (визуально, по-крайней мере) весьма сокращается и (скорее всего) отпадает необходимость удлинять остальные цепи.
2. Польза от согласующих резисторов расположенных у приемника сигнала (адрес/управление/тактовый для sdram) стремится к нулю. Тем более на таких расстояниях вообще можно обойтись без согласования.
3. Я altera-ми не работал и не знаю как у нее расположены ножки питания +1.2, но у меня есть очень сильное чувство, что отдавать целый слой под +1.2 - огромное расточительство. imho, лучше этот слой сделать земляным, а нижний - сигнальным. Тогда можно вписаться в 6 слоев (если, конечно, это актуально).
4. Не дай вам бог попасться под руку монтажникам когда они будут распаивать компоненты на нижнем слое. Море "положительных" эмоций обеспечено. (hint: термобарьеры не для красоты придумали).

Пока все. Будет свободное время - посмотрю еще.

[Владимир]

Так дугами красиво нарисовали, а внурти кучу уступов на дорожках. Вам правило нужно написать, контролирующее уступы. Еще краше станет
.

[torik]

2. Польза от согласующих резисторов расположенных у приемника сигнала (адрес/управление/тактовый для sdram) стремится к нулю. Тем более на таких расстояниях вообще можно обойтись без согласования.

Попробую для сравнения на SDRAM2 без резисторов.

3. Я altera-ми не работал и не знаю как у нее расположены ножки питания +1.2, но у меня есть очень сильное чувство, что отдавать целый слой под +1.2 - огромное расточительство. imho, лучше этот слой сделать земляным, а нижний - сигнальным. Тогда можно вписаться в 6 слоев (если, конечно, это актуально).

Мне 6 слоев не надо. С нижним-земляным на самом деле не шибко удачно вышло, но пока не знаю других вариантов с 4/4. Соседние сигнальные что-то не катят.

4. Не дай вам бог попасться под руку монтажникам когда они будут распаивать компоненты на нижнем слое. Море "положительных" эмоций обеспечено. (hint: термобарьеры не для красоты придумали).

Спасибо за предупреждение, попробую ввести правило и сделать термобарьер.

Так дугами красиво нарисовали, а внурти кучу уступов на дорожках. Вам правило нужно написать, контролирующее уступы. Еще краше станет smile.gif

Простотите, о каких уступах идет речь? Я постараюсь исправить, ведь это пока черновик.

Спасибо!

[Alex Ko]

Вот еще вариант в PDF-е, правда поглядеть получается только послойно. Незнаю как объеденить несколько слоев...

Плата у Вас небольшая, может, пройдёт, но очень несимметрично получилось по заполнению медью. Чётные слои - Plain (или почти, как 8-й), нечётные - почти пустые. При сборке в печке может повести плату. Если не хотите менять порядок слоёв, лучше залить сигнальные полигонами.

[torik]

Мдя, вот таких тонкостей я, конечно же, не знал. Залить землями? Вообще гляжу разные примеры, обычно полигонами не заливают...

[vik0]

...других вариантов с 4/4. Соседние сигнальные что-то не катят.

Нормально они катят. Ядро потолще между ними и все ок. Я бы сделал так:
1 -- signal
2 -- vcc
3 -- gnd
4 -- signal
--- толстое ядро ---
5 -- signal
6 -- gnd
7 -- vcc
8 -- signal

Вообще гляжу разные примеры, обычно полигонами не заливают...

Есть сильное предчувствие что в примерах трасс на внутренних слоях больше чем у вас

И еще пару замечаний.
1. Тактовый для sdram1 отодвиньте от соседних трасс.
2. У вас достаточно много выводов ПЛИС не используется, но вы их все выводите на переходные. Зачем?
3. Не забудьте переходные закрыть маской (как минимум под ПЛИС).

Спасибо!

Всегда пожалуйста.