Всем привет!
Вот, это, как его, схему нарисовал в первом приближении. Она включает в себя CycloneII, память, TV-декодер, разъем для подключения TFT и всякие мелочи... Предполагается, конечно, корректировка по результатам разводки.
Большая просьба поглядеть, покритиковать, указать на грубые ошибки (ну на оформление не по ГОСТ можно пока не обращать внимания), может еще чего посоветовать... Прилагаю в формате .pdf
Полная версия этой страницы: Схема на CycloneII
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Сравнивать лучше с референс дизайнами от altera. Как минимум 0,1мкф+0,01мкф на каждую ножку питания плисины. Я 0,01мкф уменьшаю в половину 1 част 0,1мкф и 0,5части 0,01мкф.
К SDRAM памяти лучше поставить хотя бы по 10 мкф на чип(кер. или тант) - они когда рефрешатся жрут много.
Не забывайте о том, что pll работает до 1000МГц(примерно + гармоники) и питание нужно исходя из этого делать. Фильтры на питание аналога PLL отдельный на каждый вывод и фильтрующие конденсаторы с двух сторон бусинки(компановка должна быть соответствующая).
К SDRAM памяти лучше поставить хотя бы по 10 мкф на чип(кер. или тант) - они когда рефрешатся жрут много.
Не забывайте о том, что pll работает до 1000МГц(примерно + гармоники) и питание нужно исходя из этого делать. Фильтры на питание аналога PLL отдельный на каждый вывод и фильтрующие конденсаторы с двух сторон бусинки(компановка должна быть соответствующая).
Спасибо, учту обязательно.
Насчет схемы конфигурирования - все норм? Планирую использовать с USBBlaster2.
Насчет схемы конфигурирования - все норм? Планирую использовать с USBBlaster2.
Тут вопрос темный 
Я такой не пользуюсь, а использую режим JTAG indirect confogiration(много удобнее и практичнее).
Подключайте бластер к JTAG порту, а флэшку без всяких ухищрения напрямую по схеме AS. При такой конфигурации у вас jtag будет доступен для пользователя( соответственно signaltap, отладчик ниоса и пр. вкусности)
Я такой не пользуюсь, а использую режим JTAG indirect confogiration(много удобнее и практичнее).Подключайте бластер к JTAG порту, а флэшку без всяких ухищрения напрямую по схеме AS. При такой конфигурации у вас jtag будет доступен для пользователя( соответственно signaltap, отладчик ниоса и пр. вкусности)
Цитата(torik @ Jul 8 2008, 11:44) 
Насчет схемы конфигурирования - все норм?
для заливки EPCS схема верна, только как было сказано выше, лучше использовать JTAG. Если будете использовать NIOS, то программу можно шить во флэш с помощью Flash Programmer через JTAG. Вместо EPCS4 я бы поставил M25P40, т.к. у первой F=20MHz , у второй 40MHz.
Ага, вот это важный момент насчет конфигурации! Сейчас почитаю про вариант с JTAG, а то сразу почему-то не подумал. NIOS будет...
Цитата(RYury @ Jul 8 2008, 13:03)
Вместо EPCS4 я бы поставил M25P40, т.к. у первой F=20MHz , у второй 40MHz.
Позвольте с Вами немного не согласится, цитата из config_handbook.pdf (стр. 700, таблица 4-21, примечание 1):
Existing batches of EPCS4 manufactured on 0.15 μm process geometry supports AS configuration up to 40 MHz.
However, batches of EPCS4 manufactured on 0.18 μm process geometry support only up to 20 MHz. EPCS16 and
EPCS64 serial configuration devices are not affected. For information about product traceability and transition
date to differentiate between 0.15 μm process geometry and 0.18 μm process geometry EPCS4 serial configuration
devices, refer to PCN 0514 Manufacturing Changes on EPCS Family process change notification on the Altera
website at www.altera.com.
Хотя M25P40, конечно же, дешевле.
Вот, господа, переделал схему конфигурации под JTAG совместно с AS, прошу проверить, ничего ли я не напутал/забыл...
Что касается M25P40 - а реально ипользовали ее? А то я слышал краем уха, что с ней может вообще не заработать...
Что касается M25P40 - а реально ипользовали ее? А то я слышал краем уха, что с ней может вообще не заработать...
Цитата(torik @ Jul 8 2008, 13:10)
Ага, вот это важный момент насчет конфигурации! Сейчас почитаю про вариант с JTAG, а то сразу почему-то не подумал. NIOS будет...
Просто замечу, что программирование по Вашей схеме включения точно работает при наличии байтбластера 2, а от usb бластера даже не знаю.
Так как такая схема использовалась очень давно, когда еще не было доступа к ПЗУ через jtag.
Что касается схемы. Частоты 27 и 50 на три входа FPGA. Клоки на динамическую память.
Обычно используют буфера - разветвлители с нулевой задержкой.
С выхода генератора может просится последовательный резюк.
Цитата(torik @ Jul 8 2008, 13:49)
Что касается M25P40 - а реально ипользовали ее? А то я слышал краем уха, что с ней может вообще не заработать...
работает, проверено. Здесь на форуме пробегало, что EPCS - это на самом деле перемаркированные кристаллы от STM (т.е. серия M25Pxx) и ID у них совпадают.
От USB blaster тоже все работает.
Цитата
Так как такая схема использовалась очень давно, когда еще не было доступа к ПЗУ через jtag.
Простите, не понял, что значит старая... Какая тогда новая?
Цитата
Что касается схемы. Частоты 27 и 50 на три входа FPGA.
Я может придираюсь, но что вы имеете ввиду? (где сказуемое)
Цитата
Обычно используют буфера - разветвлители с нулевой задержкой.
С выхода генератора может просится последовательный резюк.
С выхода генератора может просится последовательный резюк.
Резюк поставлю, действительно... А разветвители куда применить?
Цитата
работает, проверено. Здесь на форуме пробегало, что EPCS - это на самом деле перемаркированные кристаллы от STM (т.е. серия M25Pxx) и ID у них совпадают.
Отлично, цена привлекательная.
Цитата(torik @ Jul 8 2008, 14:32)
Простите, не понял, что значит старая... Какая тогда новая?
Я может придираюсь, но что вы имеете ввиду? (где сказуемое)
Резюк поставлю, действительно... А разветвители куда применить?
Отлично, цена привлекательная.
Я может придираюсь, но что вы имеете ввиду? (где сказуемое)
Резюк поставлю, действительно... А разветвители куда применить?
Отлично, цена привлекательная.
Старая, новая. Это я про время. Откройте даташит 5 летней давности. Там об an370 ни слова.
Разветвлители на клоки применить. Один выход одна нагрузка.
Цитата
Разветвлители на клоки применить. Один выход одна нагрузка.
Спасибо, теперь понял - а то перегрузить генератор можно... Хм, разветвитель, а вообще-то имеет смысл на все четыре PLL заводить одинаковые клоки или лучше упростить (завести на один) и потом "внутри развести"?
На SDRAM тактовые сигналы лучше вего заводить от PLL. Это будет задел на будущее - можно будет тактовую поднять и регулировать рабочее окно путем изменения задержек.
Pll работает только от пина(или другого pll), причем каждому pll поставлены в соответствие свом пины. Если на группе сигналов PLL0(С0-С3) заводятся 2 и более тактовых частот, то только одна из них сможет использоваться в скомпенсированном режиме. 1 внешний сигнал нельзя заводить сразу на несколько pll, только каскадированием.
Цитата
потом "внутри развести"
Pll работает только от пина(или другого pll), причем каждому pll поставлены в соответствие свом пины. Если на группе сигналов PLL0(С0-С3) заводятся 2 и более тактовых частот, то только одна из них сможет использоваться в скомпенсированном режиме. 1 внешний сигнал нельзя заводить сразу на несколько pll, только каскадированием.
Цитата(torik @ Jul 8 2008, 14:53)
Спасибо, теперь понял - а то перегрузить генератор можно... Хм, разветвитель, а вообще-то имеет смысл на все четыре PLL заводить одинаковые клоки или лучше упростить (завести на один) и потом "внутри развести"?
Если весь проект проходит от одного pll с внутренним разветвлителем, зачем четыре pll.
Можно заложиться на использование клоков в разных банках.
Посмотрите рапорты. Обычно неиспользованный глобальный клок в рапорте рекомендовано посадить на gnd. Посадите его через резистор - перемычку.
Цитата(vetal @ Jul 8 2008, 15:10)
На SDRAM тактовые сигналы лучше вего заводить от PLL. Это будет задел на будущее - можно будет тактовую поднять и регулировать рабочее окно путем изменения задержек.
Ясно дело - pll. Но у товарища два корпуса памяти. Может быть четыре.
Разветвлитель клоков от pll на клоки корпусов памяти. А внутри регулятор - но уже относительно блока памяти.
Цитата
На SDRAM тактовые сигналы лучше вего заводить от PLL. Это будет задел на будущее - можно будет тактовую поднять и регулировать рабочее окно путем изменения задержек.
Я так и собирался - частоту для SDRAM от PLL, т.к. еще надо будет фазу подстраивать...
Цитата
Pll работает только от пина(или другого pll), причем каждому pll поставлены в соответствие свом пины. Если на группе сигналов PLL0(С0-С3) заводятся 2 и более тактовых частот, то только одна из них сможет использоваться в скомпенсированном режиме. 1 внешний сигнал нельзя заводить сразу на несколько pll, только каскадированием.
Иными словами, достаточно завести одну чатоту на один из PLL (ну две, чтобы побольше частот можно было получить). А после сформировать частоты одним PLL, разветвить если надо на другие PLL, вывести на пины клока памяти (опять же с внутренним разветвителем) без всяких лишних внешних компонентов. Так?
Неиспользуемые глобальные клоки посадить на GND...
Цитата
Ясно дело - pll. Но у товарища два корпуса памяти. Может быть четыре.
Разветвлитель клоков от pll на клоки корпусов памяти. А внутри регулятор - но уже относительно блока памяти.
Разветвлитель клоков от pll на клоки корпусов памяти. А внутри регулятор - но уже относительно блока памяти.
Два корпуса памяти. Опять же внешний разветвитель не хочу, ведь проще внутренним PLL сформировать отдельно частоты для этих памятёв.
Цитата
Иными словами, достаточно завести одну чатоту на один из PLL (ну две, чтобы побольше частот можно было получить). А после сформировать частоты одним PLL, разветвить если надо на другие PLL, вывести на пины клока памяти (опять же с внутренним разветвителем) без всяких лишних внешних компонентов. Так?
В общем случае - да. Только много тактовых вы все равно не сделаете - линий глобальных может не хватитью
Цитата(vetal @ Jul 8 2008, 15:10)
1 внешний сигнал нельзя заводить сразу на несколько pll, только каскадированием.
А нельзя ли подробнее? Это из даташита информация? И что будет если один сигнал заведен на входы сразу 4-х PLL? Просто есть готовое устройство где так сделано. И даже еще интереснее, там в разных банках разные VCCIO - для LVDS и для LVTTL, а тактовый сигнал идет один - LVTTL на все банки.
Цитата
А нельзя ли подробнее? Это из даташита информация? И что будет если один сигнал заведен на входы сразу 4-х PLL? Просто есть готовое устройство где так сделано. И даже еще интереснее, там в разных банках разные VCCIO - для LVDS и для LVTTL, а тактовый сигнал идет один - LVTTL на все банки.
Утверждение относится к внутренностям ПЛИС. Если вы завели один тактовый сигнал внутрь микросхемы, то использовать его сможет только 1 блок PLL. То, что описали вы - 4 разных тактовых сигнала относительно ПЛИС, заведенных на разные пины.
1. поставьте резистор между 1 ногой осциляторов и VCC33
2. LED лучше развенуть завеси аноды на VCC33
3. лучше исполбзовать отдельные резисторы для LED так в зависемости от их цвета яркость будет разная и придеться подбирать сопративления
4. DD8 pin 8 добаьте кодер 0.1uF
5 p2,3,4,5 DD8 добаьте послдовательны резисторы 22OHM
6. заведите все сигналы LCD на FPGA
7. уберите L7 и соедините земли дорожкой под CODEC
8. Flash Dq, FLASH DQ8 используйте другие пины используйте PLL по назночению
9. SDRAM DQ13, SDRAM 14 тоже самое см [8]
10 SDRAM _CLK должен идти с PLL
11. для загрузи FPGA и передачи даных посмотрите в сторону Cypress CY7C68013
12. R6, R7, R8... 12K, R12 10K почему? старайтесь использовать меньше разных резисторов 10K тоже подойдет
13. питание PLL нужно использовать отдельный фильтр для каждой PLL. так же советую испоьзовать LDO дляPLL и SMPS для core
14. Decoupling caps количество смотрите по плате т.к. кодесатор предназначеный для FPGA стоящий на растояни 3см бесполезен
15. Decoupling caps for SDRAM на микроне есть app. notes помотрите
16. последовательные резисторы на SDRAM не уверен что нужны, смоделируйте плату в Hyperlinx
17. исочники питания Linear Tech относительно дорогие посмотрите в сторону Sipex/Exar, также не оставляйте висящих пинов подтяните их через резистор куда надо в крайнем случае просто уберете резистор
18. используйте Mentor Graphics Pads или Expedition
удачи
2. LED лучше развенуть завеси аноды на VCC33
3. лучше исполбзовать отдельные резисторы для LED так в зависемости от их цвета яркость будет разная и придеться подбирать сопративления
4. DD8 pin 8 добаьте кодер 0.1uF
5 p2,3,4,5 DD8 добаьте послдовательны резисторы 22OHM
6. заведите все сигналы LCD на FPGA
7. уберите L7 и соедините земли дорожкой под CODEC
8. Flash Dq, FLASH DQ8 используйте другие пины используйте PLL по назночению
9. SDRAM DQ13, SDRAM 14 тоже самое см [8]
10 SDRAM _CLK должен идти с PLL
11. для загрузи FPGA и передачи даных посмотрите в сторону Cypress CY7C68013
12. R6, R7, R8... 12K, R12 10K почему? старайтесь использовать меньше разных резисторов 10K тоже подойдет
13. питание PLL нужно использовать отдельный фильтр для каждой PLL. так же советую испоьзовать LDO дляPLL и SMPS для core
14. Decoupling caps количество смотрите по плате т.к. кодесатор предназначеный для FPGA стоящий на растояни 3см бесполезен
15. Decoupling caps for SDRAM на микроне есть app. notes помотрите
16. последовательные резисторы на SDRAM не уверен что нужны, смоделируйте плату в Hyperlinx
17. исочники питания Linear Tech относительно дорогие посмотрите в сторону Sipex/Exar, также не оставляйте висящих пинов подтяните их через резистор куда надо в крайнем случае просто уберете резистор
18. используйте Mentor Graphics Pads или Expedition
удачи
Цитата(torik @ Jul 8 2008, 15:49)
Два корпуса памяти. Опять же внешний разветвитель не хочу, ведь проще внутренним PLL сформировать отдельно частоты для этих памятёв.
Если я правильно понял vetal, от одного pll можно получить только один внешний клок с приемлемым джиттером.
Из чего следует, что перед рисованием схемы желательно промоделировать возможность использования одного или блоков pll и посмотреть на предупреждения синтезатора.
Цитата
Если я правильно понял vetal, от одного pll можно получить только один внешний клок с приемлемым джиттером.
Не один клок, а от одного клока для одного pll
pll0(c0-c3),...,pll3(c12..c15)Всего 4 группы выводов - по группе на каждый pll. Если сигнал из первой группы завести на pll первой и второй группы - один из pll не сможет захватиться в режиме компенсации. Если все же так завести - то для одного pll придется отключать компенсацию.
В даташите должны быть рисунки и пояснения относительно этого.
Цитата
Из чего следует, что перед рисованием схемы желательно промоделировать возможность использования одного или блоков pll и посмотреть на предупреждения синтезатора.
Без этого можно поседеть при настройке увидев, что pll не захватывается
Насчет PLL - блин, я лучше и правда промоделирую, благо проект более-менее сформировался... Я-то думал что проблема из другой немного области - все равно как видеосигнал подать на две нагрузки по 75Ом. А о PLL я что-то не нашел, что там за входное сопротивление (или 3-е состояние просто)? На крайний случай у меня быть возможность поставить еще генератор , ведь плата вряд ли с первого раза будет "что надо".
Iouri, спасибо, по всем 18 пунктам работаю (п.6 - глюк просто)
, ведь плата вряд ли с первого раза будет "что надо".Iouri, спасибо, по всем 18 пунктам работаю
(п.6 - глюк просто)
11. для загрузи FPGA и передачи даных посмотрите в сторону Cypress CY7C68013
+1.
Если соединить ноги CY7C68013 с JTAG выводами FPGA то можно будет программировать FPGA через USB без дополнительного USB-бластера. CY7C68013 сама прикинется USB-бластером. Все что надо для этого лежит тут, на форуме.
+1.
Если соединить ноги CY7C68013 с JTAG выводами FPGA то можно будет программировать FPGA через USB без дополнительного USB-бластера. CY7C68013 сама прикинется USB-бластером. Все что надо для этого лежит тут, на форуме.
Блин, у меня быть эти контроллеры даже в наличии. Заманивейшая идея! Но, как я и говорил, чо-то сыкотно
Может ссылочку на обсуждение дадите?
Может ссылочку на обсуждение дадите?
Вот в этой теме обсуждалось
http://electronix.ru/forum/index.php?showt...=22611&st=0
Вообщем я повторял. Получилось что мой девайс при подключении к компу по USB видится как "Altera NiosII Evaluation Board" и Quartus нормально шьёт FPGA.
Там же есть вариант и просто с "Altera USB Blaster".
http://electronix.ru/forum/index.php?showt...=22611&st=0
Вообщем я повторял. Получилось что мой девайс при подключении к компу по USB видится как "Altera NiosII Evaluation Board" и Quartus нормально шьёт FPGA.
Там же есть вариант и просто с "Altera USB Blaster".
Цитата
1. поставьте резистор между 1 ногой осциляторов и VCC33
2. LED лучше развенуть завеси аноды на VCC33
3. лучше исполбзовать отдельные резисторы для LED так в зависемости от их цвета яркость будет разная и придеться подбирать сопративления
4. DD8 pin 8 добаьте кодер 0.1uF
5 p2,3,4,5 DD8 добаьте послдовательны резисторы 22OHM
6. заведите все сигналы LCD на FPGA
7. уберите L7 и соедините земли дорожкой под CODEC
8. Flash Dq, FLASH DQ8 используйте другие пины используйте PLL по назночению
9. SDRAM DQ13, SDRAM 14 тоже самое см [8]
10 SDRAM _CLK должен идти с PLL
11. для загрузи FPGA и передачи даных посмотрите в сторону Cypress CY7C68013
12. R6, R7, R8... 12K, R12 10K почему? старайтесь использовать меньше разных резисторов 10K тоже подойдет
13. питание PLL нужно использовать отдельный фильтр для каждой PLL. так же советую испоьзовать LDO дляPLL и SMPS для core
14. Decoupling caps количество смотрите по плате т.к. кодесатор предназначеный для FPGA стоящий на растояни 3см бесполезен
15. Decoupling caps for SDRAM на микроне есть app. notes помотрите
16. последовательные резисторы на SDRAM не уверен что нужны, смоделируйте плату в Hyperlinx
17. исочники питания Linear Tech относительно дорогие посмотрите в сторону Sipex/Exar, также не оставляйте висящих пинов подтяните их через резистор куда надо в крайнем случае просто уберете резистор
18. используйте Mentor Graphics Pads или Expedition
2. LED лучше развенуть завеси аноды на VCC33
3. лучше исполбзовать отдельные резисторы для LED так в зависемости от их цвета яркость будет разная и придеться подбирать сопративления
4. DD8 pin 8 добаьте кодер 0.1uF
5 p2,3,4,5 DD8 добаьте послдовательны резисторы 22OHM
6. заведите все сигналы LCD на FPGA
7. уберите L7 и соедините земли дорожкой под CODEC
8. Flash Dq, FLASH DQ8 используйте другие пины используйте PLL по назночению
9. SDRAM DQ13, SDRAM 14 тоже самое см [8]
10 SDRAM _CLK должен идти с PLL
11. для загрузи FPGA и передачи даных посмотрите в сторону Cypress CY7C68013
12. R6, R7, R8... 12K, R12 10K почему? старайтесь использовать меньше разных резисторов 10K тоже подойдет
13. питание PLL нужно использовать отдельный фильтр для каждой PLL. так же советую испоьзовать LDO дляPLL и SMPS для core
14. Decoupling caps количество смотрите по плате т.к. кодесатор предназначеный для FPGA стоящий на растояни 3см бесполезен
15. Decoupling caps for SDRAM на микроне есть app. notes помотрите
16. последовательные резисторы на SDRAM не уверен что нужны, смоделируйте плату в Hyperlinx
17. исочники питания Linear Tech относительно дорогие посмотрите в сторону Sipex/Exar, также не оставляйте висящих пинов подтяните их через резистор куда надо в крайнем случае просто уберете резистор
18. используйте Mentor Graphics Pads или Expedition
1. В даташите на генератор и схемах альтеровских китов, резистор на вх.1(EN) не ставится, т.е. вроде бы и не нужен
2. Какой смысл повернуть диоды "-" к ПЛИС? Вроде бы логично наоборот.
3. Резисторы для LED ставлю отдельные, согласен
4, 5. Тут вопросов впринципе нет
6. Насчет LCD - глюк случился
7. Самый страшный и неясный для меня вопрос. По всем рекомендациям (и неоднократным обсуждениям на форуме) я понял, что надо землю разводить звездой, аналоговую с цифровой соединить под АЦП (он же видеокодек), как вы рекомендуете. И это вроде логично. Но вот в схеме на альтеровскую плту с ниосом земли разделены именно через дросель (наверное бусина пресловутая). Может это сделано из-за того, что иначе на схеме эти земли некорректно соединить?
Связанный вопрос - а ничего, что у меня одна большая цифровая земля на все - и БП и микросхемы, и только полигончик будет для аналоговой земли видеокодека? На тех же схемах китов делают и так и эдак, с рекомендациями вроде тоже все сходится...
8, 9, 10. Понял. Больше ничего не упустил я?
11. Для начала не буду хвататься за все сразу и воспользуюсь USB Blaster, стоит всего 60$
12. Номенклатуру резисторов и прочего по возможности минимизирую обязательно...
13. Про PLL уже говорили, сделаню.
18. Используем Altium. Ментор и прочие отпадают, ибо на предприятии принят именно PCAD/Altium.
1. для призводства иногда надо отключать генератор чтобы не резать PCB подается "0" на 1 ногу генератора
2 max current для транзистора между землей и пином обычно в 10 раз больше чем VCC и пином
7. разделение земель очень тонкий вопрос. если чесно я стараюсь бусины или 0 OHM никогда не использовать, далее если плата 6+слоев и правельно сделаны decoupling caps, и stackup то в вашем случае земли я бы не разделял вобще так как у вас очень маленькая аналоговая часть, токая дорожка под CODEC создает индуктивность в результвте нарушается распределеная емкость между VCC and GND слоями, что может привести к увеличению EMI/EMC сам нескоько раз сталкивался
11. вы делаете поделку или промышленый образец зачем вашим покупателям платить по $60 за USB Blaster и устанавливать Quartus продумывайте устройство заранее, если хотитие blaster то поставьте перемычки на MSEL pins и header на JTAG
12 поделка или пром образец???
18. посмотрите на местном FTP. Huperlinx нужен обязательно потратьте 1 день сейчас но сэкономьте недели отладки, потом вам начальство будет парить мозги если что то не работает
удачи!!!!
P.S. Stack up уже прдумали? какая минимальная толщиа дорожки?
2 max current для транзистора между землей и пином обычно в 10 раз больше чем VCC и пином
7. разделение земель очень тонкий вопрос. если чесно я стараюсь бусины или 0 OHM никогда не использовать, далее если плата 6+слоев и правельно сделаны decoupling caps, и stackup то в вашем случае земли я бы не разделял вобще так как у вас очень маленькая аналоговая часть, токая дорожка под CODEC создает индуктивность в результвте нарушается распределеная емкость между VCC and GND слоями, что может привести к увеличению EMI/EMC сам нескоько раз сталкивался
11. вы делаете поделку или промышленый образец зачем вашим покупателям платить по $60 за USB Blaster и устанавливать Quartus продумывайте устройство заранее, если хотитие blaster то поставьте перемычки на MSEL pins и header на JTAG
12 поделка или пром образец???
18. посмотрите на местном FTP. Huperlinx нужен обязательно потратьте 1 день сейчас но сэкономьте недели отладки, потом вам начальство будет парить мозги если что то не работает
удачи!!!!
P.S. Stack up уже прдумали? какая минимальная толщиа дорожки?
12. Пром. образец. Потому и не хочу встраивать програматор - он же лишний, удорожает систему. Заказчику не придется ничего програмировать.
1, 2. Понятно теперь...
11. А перемычки на MSEL для чего?
ЗЫ: decoupling caps - это как я понял развязывающие конденсаторы (блин, зачем по-английски-то, мы же русские). Их как я понимаю чем больше тем лучше + правильно развести/установить - как написано в рекомендациях.
А что же, простите, такое stackup?
И что бы можно почитать про Huperlinx - зачем и с чем его едят...
1, 2. Понятно теперь...
11. А перемычки на MSEL для чего?
ЗЫ: decoupling caps - это как я понял развязывающие конденсаторы (блин, зачем по-английски-то, мы же русские
). Их как я понимаю чем больше тем лучше + правильно развести/установить - как написано в рекомендациях.А что же, простите, такое stackup?
И что бы можно почитать про Huperlinx - зачем и с чем его едят...
2 torik - есть подборочка материалов, могу слить на мыло (метров 40 - лабы там, доки менторовские и переведённые тож - короче много чего). Сам по ним в своё время разбирался с HL.
Kuzmi4, буду пермного благодарен - torizin-litehaСОБАКАyandex.ru
2 torik - уехало.
Проверяйте мыло.
---------------
Вот такая кака получилась
В опсчем уехало по кускам
Проверяйте мыло.
---------------
Вот такая кака получилась
Цитата
This is an automatically generated Delivery Status Notification
Delivery to the following recipient failed permanently:
torizin-liteha@yandex.ru
Technical details of permanent failure:
PERM_FAILURE: Google tried to deliver your message, but it was rejected by the recipient domain. We recommend contacting the other email provider for further information about the cause of this error. The error that the other server returned was: 552 552 5.3.4 Size of this message exceeds the fixed maximum size of 20971520 chars for received email (state 18).
Delivery to the following recipient failed permanently:
torizin-liteha@yandex.ru
Technical details of permanent failure:
PERM_FAILURE: Google tried to deliver your message, but it was rejected by the recipient domain. We recommend contacting the other email provider for further information about the cause of this error. The error that the other server returned was: 552 552 5.3.4 Size of this message exceeds the fixed maximum size of 20971520 chars for received email (state 18).
В опсчем уехало по кускам
Спасибо, доехало на первый взгляд, нормально. Но скачаю дома, на работе инет ограничен...
Iouri, slog, vetal - не обижайтесь на мою настырность, но вопросы не снимю (см. выше)
Iouri, slog, vetal - не обижайтесь на мою настырность, но вопросы не снимю
(см. выше)
2 torik
перемычками на Msel вы выбираете, моду после POR`а - AS,PS.. Если у вас стоит EPCS - то вам нужен AS - тобто перемычками нужно выставить так:
Нажмите для просмотра прикрепленного файла
Если PS - тобто мы насильно запихиваем данные, тогда :
Нажмите для просмотра прикрепленного файла
Если после старта по житагу заливаться будем - то там MSEl - до лампочки вроде
A stackup - это стек слоёв в HL - по ходу срез ПП - толщины слоёв там..
перемычками на Msel вы выбираете, моду после POR`а - AS,PS.. Если у вас стоит EPCS - то вам нужен AS - тобто перемычками нужно выставить так:
Нажмите для просмотра прикрепленного файла
Если PS - тобто мы насильно запихиваем данные, тогда :
Нажмите для просмотра прикрепленного файла
Если после старта по житагу заливаться будем - то там MSEl - до лампочки вроде
A stackup - это стек слоёв в HL - по ходу срез ПП - толщины слоёв там..
Цитата(torik @ Jul 10 2008, 09:03)
11. А перемычки на MSEL для чего?
А что же, простите, такое stackup?
А что же, простите, такое stackup?
MSEL выбирает режим загрузки Циклона, варианты расписаны в даташите. В разделе про конфигурирование.
stackup - порядок слоёв в многослойной печатной плате.
Про платы с BGA у Altera есть an114.pdf "Designing With High-Density BGA Packages for Altera Devices" рекомендуется прочитать.
Т.к. планируется подключить только EPCS, т.е. AS и програматор по JTAG, то перемычки ненужны, верно?
MSEL0 и MSEL1 можно посадить на землю. Все равно не пригодятся.
Цитата
MSEL0 и MSEL1 можно посадить на землю. Все равно не пригодятся.
Только MSEL1 - типа "быстрый" AS
11. чтобы выбирать во время отладки Passive Serial Configuration или JTAG
если захотитите использовать Cypress потом можжно убрать, но лучше оставить
decoupling caps: конденсаторы по питанию: учитите английский, читайте первоисточники
stackup структра печатной платы толщина слоев меди и диалектрика итд: учитите английский, читайте первоисточники
Hyperilinx посмотрите раздел форума Mentor Graphics PCB How to...
если захотитите использовать Cypress потом можжно убрать, но лучше оставить
decoupling caps: конденсаторы по питанию: учитите английский, читайте первоисточники
stackup структра печатной платы толщина слоев меди и диалектрика итд: учитите английский, читайте первоисточники
Hyperilinx посмотрите раздел форума Mentor Graphics PCB How to...
Цитата
11. чтобы выбирать во время отладки Passive Serial Configuration или JTAG
если захотитите использовать Cypress потом можжно убрать, но лучше оставить
если захотитите использовать Cypress потом можжно убрать, но лучше оставить
Ну, речь идет о Active Serial с EPCSкой... И в режиме AS и JTAG, согласно даташиту, MSEL одинаково включены. Они как независимы, т.е. не нужна никакая перемычка, верно?
Цитата(vetal @ Jul 8 2008, 11:56)
использую режим JTAG indirect confogiration
Спасибо, не знал про indirect confogiration (ставил на платах два разъема: AS, JTAG
)Цитата(torik @ Jul 16 2008, 18:43)
не нужна никакая перемычка, верно?
да, не нужна (msel0 = 0; msel1 = 0 или 1)
После длительного перерыва вернулся к этой схеме, откорректировал кое-что... Пока не начал разводить хотелось бы показать спецам на предмет нелепостей, особенно по клокам для памяти...
В архиве схема в pdf
В архиве схема в pdf
у вас на схеме и epcs и parallel flash. зачем? м.б. выкинуть epcs и грузиться с flash?
2 vadimuzzz - тут же разговор насколько я помню про AS режим вёлся - типа подали питание, FPGA начала дрыгать ногой и грузить в себя конфиг данные с EPCS (кстати - а почему не аналог от ST - гООраздо дешевле). А потом как сконфигурировала - NIOSII уже поломился по адресу что в reset`е прописан - и я так понял далее с флеши загрузка..
Тут получается EPCS очень нужен..
Хотя если взять аналог от ST - там можно ёмкость нормальныйю взять по приемлемой цене - тогда можно конфигурировать FPGA и грузить код для NIOSII(если не линух какой ессно) с этой одной мелкосхемы.. Экономия места и времени на трассировку на лицо
А так вроде ошибок не видно..
Тут получается EPCS очень нужен..
Хотя если взять аналог от ST - там можно ёмкость нормальныйю взять по приемлемой цене - тогда можно конфигурировать FPGA и грузить код для NIOSII(если не линух какой ессно) с этой одной мелкосхемы.. Экономия места и времени на трассировку на лицо
А так вроде ошибок не видно..
Цитата(Kuzmi4 @ Sep 25 2008, 21:17)
2 vadimuzzz - тут же разговор насколько я помню про AS режим вёлся - типа подали питание, FPGA начала дрыгать ногой и грузить в себя конфиг данные с EPCS (кстати - а почему не аналог от ST - гООраздо дешевле). А потом как сконфигурировала - NIOSII уже поломился по адресу что в reset`е прописан - и я так понял далее с флеши загрузка..
Тут получается EPCS очень нужен..
Хотя если взять аналог от ST - там можно ёмкость нормальныйю взять по приемлемой цене - тогда можно конфигурировать FPGA и грузить код для NIOSII(если не линух какой ессно) с этой одной мелкосхемы.. Экономия места и времени на трассировку на лицо
А так вроде ошибок не видно..
Тут получается EPCS очень нужен..
Хотя если взять аналог от ST - там можно ёмкость нормальныйю взять по приемлемой цене - тогда можно конфигурировать FPGA и грузить код для NIOSII(если не линух какой ессно) с этой одной мелкосхемы.. Экономия места и времени на трассировку на лицо
А так вроде ошибок не видно..
так вот я и не понял, зачем 2 чипа флеш-памяти? можно ведь в одну все запихать ( и sof и программу для ниоса).
Цитата(torik @ Sep 25 2008, 13:40)
После длительного перерыва вернулся к этой схеме, откорректировал кое-что... Пока не начал разводить хотелось бы показать спецам на предмет нелепостей, особенно по клокам для памяти...
В архиве схема в pdf
В архиве схема в pdf
У Вас выбран режим fast as. Его судя по документации epcs4 не поддерживает. Надо пообъемнее или режим as. Ферритовые бусины на pll. Хотя и с индуктивностью работать должно.
nCE сидит на резисторе. Судя по схемам, резистор нужен если кабель BBII к epcs подключать.
Но не мешает.
Цитата
2 vadimuzzz - тут же разговор насколько я помню про AS режим вёлся - типа подали питание, FPGA начала дрыгать ногой и грузить в себя конфиг данные с EPCS (кстати - а почему не аналог от ST - гООраздо дешевле). А потом как сконфигурировала - NIOSII уже поломился по адресу что в reset`е прописан - и я так понял далее с флеши загрузка..
Тут получается EPCS очень нужен..
Хотя если взять аналог от ST - там можно ёмкость нормальныйю взять по приемлемой цене - тогда можно конфигурировать FPGA и грузить код для NIOSII(если не линух какой ессно) с этой одной мелкосхемы.. Экономия места и времени на трассировку на лицо wink.gif
А так вроде ошибок не видно..
Тут получается EPCS очень нужен..
Хотя если взять аналог от ST - там можно ёмкость нормальныйю взять по приемлемой цене - тогда можно конфигурировать FPGA и грузить код для NIOSII(если не линух какой ессно) с этой одной мелкосхемы.. Экономия места и времени на трассировку на лицо wink.gif
А так вроде ошибок не видно..
EPCS, конечно, при покупке заменю более дешевым аналогом. Но на схеме оставлю именно родную EPCS, как в даташите...
Цитата
У Вас выбран режим fast as. Его судя по документации epcs4 не поддерживает. Надо пообъемнее или режим as. Ферритовые бусины на pll. Хотя и с индуктивностью работать должно.
nCE сидит на резисторе. Судя по схемам, резистор нужен если кабель BBII к epcs подключать.
Но не мешает.
nCE сидит на резисторе. Судя по схемам, резистор нужен если кабель BBII к epcs подключать.
Но не мешает.
А вот про fast as я не знал. Спасибо. Проверю...
Что касается бусин ферритовых, так я могу их вместо индуктивностей всегда поставить, корпуса-то одинаковые. Зато не надо придумывать как их на схеме нарисовать...
Цитата
так вот я и не понял, зачем 2 чипа флеш-памяти? можно ведь в одну все запихать ( и sof и программу для ниоса).
На самом деле:
1) в параллельной флеше будут программа ниоса и данные...
2) просто хотя бы дублирование, хотя вроде циклон 2 не может грузиться с параллельной флеши, не?
А с подключнием SDRAM и PLL все нормально?
Цитата(torik @ Sep 26 2008, 12:48)
1) в параллельной флеше будут программа ниоса и данные...
2) просто хотя бы дублирование, хотя вроде циклон 2 не может грузиться с параллельной флеши, не?
А с подключнием SDRAM и PLL все нормально?
2) просто хотя бы дублирование, хотя вроде циклон 2 не может грузиться с параллельной флеши, не?
А с подключнием SDRAM и PLL все нормально?
пардон, перепутал с 3-м циклоном. отвык. насколько я помню ножки VCCD_PLLx считаются аналоговыми и их тоже лучше запитать через бусинки (но не объединять с VCCA_PLLx). я так делал.
1. У Вас генератор DA5 на 3.3В, а ADV7180 ожидает 1.8В.
2. Нет pull-up резисторов на SCLK и SDATA на том же ADV7180.
3. Вам действительно нужны две отдельные шины SDRAM?
4. Конденсаторы по питанию на DD5 где?
2. Нет pull-up резисторов на SCLK и SDATA на том же ADV7180.
3. Вам действительно нужны две отдельные шины SDRAM?
4. Конденсаторы по питанию на DD5 где?
Цитата
1. У Вас генератор DA5 на 3.3В, а ADV7180 ожидает 1.8В.
2. Нет pull-up резисторов на SCLK и SDATA на том же ADV7180.
3. Вам действительно нужны две отдельные шины SDRAM?
4. Конденсаторы по питанию на DD5 где?
2. Нет pull-up резисторов на SCLK и SDATA на том же ADV7180.
3. Вам действительно нужны две отдельные шины SDRAM?
4. Конденсаторы по питанию на DD5 где?
1) Я смотрю схему демоплаты
Nios II Embedded Evaluation Kit, Cyclone III Edition - там именно 3.3В с генератора идет. Ведь VCCIO = 3.3В...
2,4) Да, действительно, забыл подтягивающие резисторы на SCLK и SDATA и конденсаторы на DD5. Спасибо, что так внимательно поглядели!
3) Эх, ну тут, наверное и жадность сыграла свою роль. Мне нужна память для видео, а также для ниоса. Вот я ее и разделил. Можно, конечно, было SRAM обычный подключить или вообще обойтись одним SDRAM на ниос и данные. Но, эээ, как посоветуете, вобщем?
Ах да, по п.3 - если мне убрать одну SDRAM, останутся лишние выводы или придется менять на меньший корпус (вроде не влезает, по моим подсчетам)
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.