Смотреть надо в описание ADV7180.

Ошибка, скорее всего. Из datasheet-а на ADV7180:



Тут уже Вам судить. Неплохо прикинуть требуемую пропускную способность памяти, и исходя из этого принимать решение (с запасом, естественно). А это лучше чем Вы вряд ли кто-то сможет сделать
В принципе, ничего особо криминального в двух шинах нет. (Пока не начнете трассировку ).
PS. И еще про память. Вы схему моделировали? Есть у меня подозрение, что часть согласующих резисторов - лишняя.

Если появятся непреодолимые трудности при разводке - удалю одну. Одной хватит с натягом... Т.е. желательно обе шины...



Однако в електрических характеристиках дано только минимальное напряжения лог. "1" = 1.2В. Но все, пожалуй поставлю... резистивный делитель?


Резисторы по печати очень хорошо ложаться, потому совершенно не помешают разводке (это я так думаю). А вот с моделированием, стыдно признаться, я не разбирался

Однако, согласно функциональной схеме, клок заводится на PLL, который питается от +1.8В

Лучше перемычку, IMHO.

Не вопрос. А с моделированием лучше разберитесь. Полезная вещь.

Не понял. Что за перемычка заменит делитель?


Согласен, да все некогда...

Все таки спрошу. А чем кварц не подошел?

Хм... Да я, ну это, как бы вот...
Не знаю, наверное я просто не нашел такой кварц.

А вообще проблема еще проще - я не нашел продаваемого малогабаритного кварца на 32.768, и на 12 МГц, и на 28.63636...
Может посоветуете?

А если кристал большой и linux надо загружать на NIOS II, то тут EPCS16 не хватит. точно вам говорю.
Сам линух около мегабайта весит + файловая система до двух мег скорее всего экономнее будет юзать SD Card.

Это уже вопрос будущего. Мне будет сейчас некогда разбираться ни с линухом ни с SD... Дальше планирую перейти на CyloneIII с параллельной загрузкой с флеша, может карточку, может NAND-Flash...

Сейчас более насущный вопрос (дернули меня, я и запаниковал опять ) - какие взять кварцы... То что у меня поставлено - что-то больно здоровое...

Делитель не есть хорошо, имхо. А не хотите ли использовать циклон для буферирования клока? Подать с генератора на ИО, запитанное 3,3 вольта, а на ADV привести с ИО, запитанного 1,8 вольта?

Нет, не хотелось бы. У меня все банки запитаны от 3.3В. Кроме того, с какого вывода ПЛИС выводить клок (надо бы с выхода PLL, а они вроде все занаяты)?
Сейчас подбираю генератор поменьше и кварцы, вот тут: http://www.quartz1.ru

Привет...

Насколько жизнеспособно решение запитать все 4 PLL напряжением питания ядра 1.2В без ферритовых бусин, напрямую? При этом на 1.2В выделен полностью слой. Речь идет об VCCA_PLL...

На питание вообще даны 4 слоя - 1.2, 3.3, GND, GND. Как-то паршиво получается разводка при наличии ферритовых бусин, а еще один слой на питание PLL добавлять не хочется. Как по-умному развести питание PLL в слое 1.2, даже представить пока не могу. На демоплатах альтеровских, на VCCA_PLL просто напросто подяется напряжение ядра 1.2, без всяких бусин...

Так то на демоплатах. Если сделать без бусин - весь шум от Vccint польется напрямик в PLL. Может быть всякое: может, амплитуда этого шума будет незначительной, может его частота окажется вне полосы PLL, а может и PLL не заработать. Причем она вряд ли не заработает стабильно - будет просто парить мозги периодическими отказами.
Скажите заодно, зачем у вас два слоя земли? Потом, если сделать каждой PLL свою бусину - разводить становится резко веселее.

Была плата с EP2C20 на которой питание PLL было заведено напрямую без индуктивности. При этом нормально работала только одна PLL из двух требуемых, так что пришлось вместо одной PLL пришлось заводить внешнюю частоту.

Два слоя земли зачем? Ну на землю не хотелось бы жалеть слоев. Кроме того, один из слоев земли - это bottom, на нем имеются компоненты, так что его одного не хватит.



Немного не понял, а что, можно одну бусину сделать?

Можно, мы делаем одну - PLL сами потребляют мало и шумят мало, вряд ли они могут помешать друг другу работать. Что же касается "слоя" GND на bottom - я бы не считал это слоем. Слой - это когда разрывов нет. Так что вот на него бусины и поставьте, делов-то: переходное отверстие от ножки - бусина - переходное отверстие на 1.2. Ну и пара конденсаторов на землю от той же ножки, но конденсаторы можно сделать совсем маленькими, хоть 0201 если монтажники позволят.

я все питание в одном слое разводил (3.3 и 1.2). 1.2 - пятак по центру под ПЛИС, 3.3 кольцом вокруг пятака. а чем бусина мешает? после нее дорожку можно довольно длинную делать. PLL-и по углам стоят, тут и под керамику и под электролиты места хватит. у меня так 1000пФ(0402),0.1 мкФ, 10 мкФ, бусина(0402). кондеры стоят параллельно корпусу ПЛИС, бусина перпендикулярно. по сравнению с электролитом, бусина места не занимает. может у вас заземляющие отверстия место сжирают? я их глухими делал.

Глухих отверстий не делаю, нельзя. Насчет одной бусины - очень хорошо, значительное упрощение + 3 конедера вместо 12...

Надо ведь еще дорожку провести к этому PLL, и вот тут-то мне и не нравится - желательно чтобы дорожки с окружающих этот слой сигнальных слоев, не пересекали разрывы в слое питания. (ну по всем рекомендациям это очень плохо).

Думаю...

ну, у меня именно 12 кондеров и 3 бусины. я к тому, что все это хозяйство хорошо смотрится на углах. сигнальные шины идут от бортов, а на углах как раз место и остается. а корпус какой? у меня QFP, может поэтому легко развелось

QFP и глухие отверстия? Жесть IMHO: QFP выбирают, чтобы удешевить корпус и монтаж, глухие отверстия начисто съедают экономию.

У меня FBGA-484.
В процессе творческих экспериментов пока-что пришел к такому решению:
- два PLL - на питание ядра напрямую. Проведу эксперимент, в проекте они не обязательны (а может и остальные тоже необязательны).
- остальные два - объеденил и через бусину + кондер. Легло очень удобно и хорошо...

Когда все доразведу вчерне, выложу, попрошу покритиковать... ну как обычно...

у нас BGA негде паять, а монтаж довольно плотный.

Вот чутка подкорректировал схему... Но не суть.

Прошу поглядеть трассировку этой платы вот тут:

http://electronix.ru/forum/index.php?showtopic=54921

Вот выполнил трассировку в черновом виде.
Прошу поглядеть спецов и не спецов на предмет ляпов, глупостей. Просто прошу дать совета.

Выкладываю пока альтиумовский файл. В pdf попробовал переконвертировать, но не вкурил, как потом это посмотреть (виден только один слой и в закладке "слои" ничего нет), если подскажете - выложу.

Прошу также учесть, что это мой первый более менее серьезный проект.

Схема обсуждается тут:

http://electronix.ru/forum/index.php?showt...mp;#entry496754

(http://electronix.ru/forum/index.php?act=Attach&type=post&id=26499)

Хм... что-то тема глухо пошла...

А в чем трассировали? В AD в ручном режиме?

Да, в AD в ручном режиме. Может в каком-то другом формате выложить?

У меня все нормально открылось.
Просто очень красиво, я так не умею (проводники в виде окружностей).
Вот и поинтересовался

На счет красива, Вы погорячились. Как-то оно противненько смотрится. Все кроме SDRAM вчерне, и может быть изменено. На кругляши пошел для выравнивания длин...

Во-первых, выходные
Во-вторых, я, к примеру, Altium никогда в глаза не видел. Соответственно, с открытием его файлов имею ...э... некоторые проблемы.

В какой формат, я завтра переделаю?
Выходные, выходные, а я вот маньяк...

Лично для меня предпочтителен PADS.
С точки зрения охвата максимальной аудитории - pdf без вариантов.

Вот еще вариант в PDF-е, правда поглядеть получается только послойно. Незнаю как объеденить несколько слоев...

Так.
1. clock для sdram2 обязательно тянуть с другого конца корпуса? Нельзя его вывести на pll3? Тогда самая длинная цепь для SDRAM2 (визуально, по-крайней мере) весьма сокращается и (скорее всего) отпадает необходимость удлинять остальные цепи.
2. Польза от согласующих резисторов расположенных у приемника сигнала (адрес/управление/тактовый для sdram) стремится к нулю. Тем более на таких расстояниях вообще можно обойтись без согласования.
3. Я altera-ми не работал и не знаю как у нее расположены ножки питания +1.2, но у меня есть очень сильное чувство, что отдавать целый слой под +1.2 - огромное расточительство. imho, лучше этот слой сделать земляным, а нижний - сигнальным. Тогда можно вписаться в 6 слоев (если, конечно, это актуально).
4. Не дай вам бог попасться под руку монтажникам когда они будут распаивать компоненты на нижнем слое. Море "положительных" эмоций обеспечено. (hint: термобарьеры не для красоты придумали).

Пока все. Будет свободное время - посмотрю еще.

Так дугами красиво нарисовали, а внурти кучу уступов на дорожках. Вам правило нужно написать, контролирующее уступы. Еще краше станет
.

Попробую для сравнения на SDRAM2 без резисторов.



Мне 6 слоев не надо. С нижним-земляным на самом деле не шибко удачно вышло, но пока не знаю других вариантов с 4/4. Соседние сигнальные что-то не катят.



Спасибо за предупреждение, попробую ввести правило и сделать термобарьер.


Простотите, о каких уступах идет речь? Я постараюсь исправить, ведь это пока черновик.

Спасибо!

Плата у Вас небольшая, может, пройдёт, но очень несимметрично получилось по заполнению медью. Чётные слои - Plain (или почти, как 8-й), нечётные - почти пустые. При сборке в печке может повести плату. Если не хотите менять порядок слоёв, лучше залить сигнальные полигонами.

Мдя, вот таких тонкостей я, конечно же, не знал. Залить землями? Вообще гляжу разные примеры, обычно полигонами не заливают...

Нормально они катят. Ядро потолще между ними и все ок. Я бы сделал так:
1 -- signal
2 -- vcc
3 -- gnd
4 -- signal
--- толстое ядро ---
5 -- signal
6 -- gnd
7 -- vcc
8 -- signal


Есть сильное предчувствие что в примерах трасс на внутренних слоях больше чем у вас

И еще пару замечаний.
1. Тактовый для sdram1 отодвиньте от соседних трасс.
2. У вас достаточно много выводов ПЛИС не используется, но вы их все выводите на переходные. Зачем?
3. Не забудьте переходные закрыть маской (как минимум под ПЛИС).


Всегда пожалуйста.