DVI-D декодировать, поделить и выдать на 4 DVI, чисто теоритически реализуемо ли Опции

[Gogan]

Интересует, реально ли собрать такой девайс, который декодирует DVI-D 1920 x 1200 (@60Mhz), делит каритунку на 4 равных куска и выводит на 4 DVI выхода с меньшим разрешением?
Т.е., как я понимаю, нужно найти декодер dvi, которы успеет принять такой сигнал, залить в быструю память, затем мощные arm контроллер, который делает с видеопотоком нужные преобразования и выдает данные на 4 видео енкодера. Плюс ко всему, это уже не ручной монтаж, а нужно заказывать изготовление ПП (вместе с разводкой), так?

Любые идеи на данную тему приветствуются! Спасибо.

Сообщение отредактировал Gogan - Mar 25 2009, 14:42

[Mahagam]

никаких arm контроллеров. ПЛИС (Spartan-3A) + 4 чипа DDR памяти. ну и DVI-чипы конечно. реализуемо.
(чисто мелкая реклама - всё можете у нас заказать, ага)

[torik]

Altera CycloneII/III, и всего одна микросхема памяти DDR или даже SDRAM 32 бит.

[aaarrr]

Altera CycloneII/III, и всего одна микросхема памяти DDR или даже SDRAM 32 бит.

Ага, сейчас: 1920x1200x60 - это 260MHz pixel clock.

[torik]

Ну да, ступил
1920x1200x60 = 140МГц пиксельная. Т.е. нужна как минимум DDR 32 бит на эдак 160МГц

[Methane]

Ну да, ступил
1920x1200x60 = 140МГц пиксельная. Т.е. нужна как минимум DDR 32 бит на эдак 160МГц

Это только для того чтобы писать но не читать? Еще читать нужно на те 4 монитора.

[aaarrr]

Ну да, ступил
1920x1200x60 = 140МГц пиксельная. Т.е. нужна как минимум DDR 32 бит на эдак 160МГц

Данные идут не 100% времени кадра, так что в жизни будет 193MHz.

260 - это для 1920x1600x60, ошибся малость

[Mahagam]

вот что я и говорил: 4 чипа. ибо
а) 193MHz - средняя частота записи, и для чтения ещё такой же поток получится - удвоение чипов раз
б) DDR чипы обычно по 16 бит, а нужно 32 - удвоение чипов два
4 чипа DDR и Spartan-3A/Cyclone-III.

можно, конечно, поискать что-нить с контроллером DDR надёжно разводящимся на 200MHz, тогда возможно ужаться до 2 чипов.

[Methane]

вот что я и говорил: 4 чипа. ибо
а) 193MHz - средняя частота записи, и для чтения ещё такой же поток получится - удвоение чипов раз

Или я не понял автора полностью, или немного больший поток.

[Mahagam]

ой. 193 это не средняя - это пикселклок. от него и надо танцевать, хотя если заливать в BRAM - то частоту DDR можно немного и снизить.

[torik]

DDR32 бит даже не предел, например у микрона:
http://www.micron.com/products/dram/mobile...ileddr2partlist
Конечно, 16 бит доставабельнее и дешевле.

Вопрос в том, какую частоту сможет обеспечить разработчик печатной платы. При 200МГц 32 бит получаем общую 400 Мслов, может и хватит. Не?

DDR32 бит даже не предел, например у микрона:
http://www.micron.com/products/dram/mobile...ileddr2partlist
Конечно, 16 бит доставабельнее и дешевле.

Вопрос в том, какую частоту сможет обеспечить разработчик печатной платы. При 200МГц 32 бит получаем общую 400 Мслов, может и хватит. Не?

DDR32 бит даже не предел, например у микрона:
http://www.micron.com/products/dram/mobile...ileddr2partlist
Конечно, 16 бит доставабельнее и дешевле.

Вопрос в том, какую частоту сможет обеспечить разработчик печатной платы. При 200МГц 32 бит получаем общую 400 Мслов, может и хватит. Не?

[VslavX]

Хм, а зачем весь кадр хранить целиком? Нельзя ли использовать внутреннюю память ПЛИС в режиме FIFO на несколько строк?. Собираем несколько строк в несколько буферов, набралось нужное количество строк - даунсэмплим выходы FIFO, параллельно заменяем самую старую строку новой - итого всегда имеем N строк в буфере, на основании которых даунсэмплим. И никаких внешних буферов и никакого DDR. Даже старые циклоны-2 200МГц сэмплирование исходного сигнала во внутреннюю память должны поддержать.

[aaarrr]

Хм, а зачем весь кадр хранить целиком?

Данные на первую и вторую панель приходят в первой половине кадра, на третью и четвертую - во второй. Без памяти на кадр никак не обойтись.

[VslavX]

Данные на первую и вторую панель приходят в первой половине кадра, на третью и четвертую - во второй. Без памяти на кадр никак не обойтись.

Понятно, я пропустил слово "делит" в исходном сообщении, и решил что проблема просто в даунсэмплинге с размножением, сорри.

[(vS)]

а разве нельзя начинать формировать сигнал для 3 и 4 панелей начиная со второй половины кадра?

[aaarrr]

Нельзя.

[(vS)]

почему?
обратный ход?

[aaarrr]

А панелям вы как объясните, что половину времени данных не будет, а во вторую надо быстро-быстро получить кадр?

[(vS)]

почему быстро быстро?

я конечно не пробовал прокалькулировать, только на пальцах (наверно зря, сейчас пойду посчитаю в цыфрах ) но как мне кажется... :
исходный сигнал в 2 раза шире и в 2 раза выше... т.е. частоты в 2 раза тоже выше...
вот кажется я и понял пиксел клок другой, как минимум пол строки в памяти держать придется...

[torik]

почему? smile.gif
обратный ход?

Все-таки сомнительно, что получится без буферизации. Для выходных потоков видео, как я понимаю, пиксельная частота должна получиться в 4 раза ниже исходной. Верно? Тогда без буфера никуда.

У меня потенциально есть похожая задача: 16 видео склеивать в одну картинку. Эдакий квадратор на 16 входов. Если разрешение дисплея 1920х1200, то получаем 140 МГц пиксельную на выходе. В идеале столько же на входе, даже чуть меньше (50 Гц PAL). Тогда подключаем DDR2-32бит к циклону 3, вроде бы достаточно запустить на 166МГц или лучше 200.
При разрешении дисплея 1280х1024 пиксельная частота получается вовсе 80МГц. Берем циклон-3 или даже циклон-2, прикручиваем к нему 2 микросхемы SDRAM-32 бит. У меня такие на циклоне-2 легко запустились на 133МГц (и даже на 200 работают).

Но все отнюдь не так просто. К памяти надо прикручивать арбитр на 5, а при условии 16 входов - на 17 мастеров! Пропускная способность памяти резко упадет. И единственное очевидное средство повысить ее - увеличение размера буферов FIFO. А это уже не получится сделать средствами дешевых циклонов-2,3. Получится монстр.

Разве нет?