Вопрос по разводке CLK на PCI Опции

[STT]

Здравствуйте. Я делаю PCI контролллер на Spartan2. У меня есть примеры разводки PCI устройств для Альтеры и контроллера на PLX. Так там где альтера вывод CLK подается в микросхему через резистор 33Ом и еще дорожка специально удлинена с помощью зигзага (зачем?). А в разводке на PLX без всяких резистров напрямую. Вопрос- зачем резистор, как лучше развести CLK?

[LeonY]

Здравствуйте. Я делаю PCI контролллер на Spartan2. У меня есть примеры разводки PCI устройств для Альтеры и контроллера на PLX. Так там где альтера вывод CLK подается в микросхему через резистор 33Ом и еще дорожка специально удлинена с помощью зигзага (зачем?). А в разводке на PLX без всяких резистров напрямую. Вопрос- зачем резистор, как лучше развести CLK?

А спецификацию влом посмотреть???
Первое - о длине дорожки CLK (все данные из спецификации - повторяю только для ленивых). Длина ДОЛЖНА быть 2.5" +/- 0.1". Отсюда и змейка для удлинения. И нет вопроса лучше или хуже - просто так надо.

Второе - о резисторах. Они не являются обязательными в спецификации на бытовые системы, но ставить их можно и там. А вот компакт PCI и прочие индустриальные, военные и тому подобные системы с повышенными требованиями к надежности требуют обязательной установки Serial Terminators (обычно от 10 до 33 Ом) как можно ближе к разъему.

Надеюсь это подвигнет Вас к прочтению спецификации...

[Alexandr]

Зигзаги на клоках обычно делают для того чтобы выровнять длины проводников от источника синхросигнала до ВСЕХ его приемников. А резистор 33Ом предназначен для согласования по импедансу между источником сигнала и приемником. Улучшаются фронты и форма сигнала. Ставить резистор на клоках полезная вещь. На форуме вопрос о согласующих резисторах обсуждался неоднократно, поищите.

[dachny]

клок должен быть 2,5 дюйма остальные провода меньше чем 1,5 дюйма

[Uree]

Дорожка на ПП является колебательным контуром(на ВЧ). При перепадах сигнала возникает переходной процесс на фронтах. Чем выше добротность контура - тем больше размах переходного процесса - можем получить дребезг. За счет последовательного резистора добротность снижается и ослабляется амплитуда выбросов фронтов.
А насчет в одной плате стоит а в другой нет - одни смоделировали и решили что выбросы им не помешают, другие не моделировали а перестроховались поставив этот резистор. Это только к примеру, может и другие мысли были как сделать.
Насчет выравнивания(удлинения) - от генератора тактовых до каждого из разъемов PCI они уже выровнены, но так можно тактовые еще и затянуть или выровнять по отношению к данным, ЦС-ам... в общем так надо было, им.

[Vjacheslav]

"Зигзаг" - это задержка сигнала CLK, а нужна она или нет зависит от конкретной реализации ядра: в PLX уже сделаны необходимые подгонки времен задержки внутри. Нужна она Вам или нет - смотрите реализацию (во временной симуляции) в Вашем проекте и сравнивайте временные диаграммы с требуемыми по стандарту на PCI-шину.

[Gate]

Насколько я помню, согласно стандарту PCI 2.1 длина сигнальных линий от буфера до разъема не должна превышать 1.5 дюйма. Длина линии CLK должна быть 2.5+-0.1 дюйма.
Читайте стандарт.

[haichau]

Зжравствуйте
Сейчас я разрабатываю PCI контроллер на Quartus II. Но я не знаю что надо читать. Пожалуйста подскажите мне, где можно найти документацию и что надо читать.
У меня в руках сейчас есть PCI спецификация. Нужно ли мне понимать польностью эту спецификацию?
Благодарю,
chaunb2002@yahoo.com

[haichau]

cds

[qwqw]

у меня уже готова плата, на ней длина CLK-ой дорожки меньше положеной(1,56" вместо положеных 2,5)
Устройство в принципе работает,но на нескольких новых материнских платах при записи по ДМА целевое устройство иногда не отвечает на свой адрес.
Очевидно мне надо пересчитать временные ограничения на вх/выходы сигналы с учетом моей длины дорожки.
При соблюдении параметров дорожек по спецификации на 1" приходится (150-190)ps задержки.
В пересчете на мои цифры получается, что CLK сдвигается влево на (2.5-1.56)*190=0.178 ns
Цифра очень маленькая(даже на фоне 7/11 нс. ограничений), чтобы она имела значение.
Но и для 2,5" из-за которых весь сырбор она составляет всего 0,475 ns
Насколько правомерен такой расчет поправки, если нет, то что еще надо учитывать?

[-Al-]

у меня уже готова плата, на ней длина CLK-ой дорожки меньше положеной(1,56" вместо положеных 2,5)
Устройство в принципе работает,но на нескольких новых материнских платах при записи по ДМА целевое устройство иногда не отвечает на свой адрес.
Очевидно мне надо пересчитать временные ограничения на вх/выходы сигналы с учетом моей длины дорожки.
При соблюдении параметров дорожек по спецификации на 1" приходится (150-190)ps задержки.
В пересчете на мои цифры получается, что CLK сдвигается влево на (2.5-1.56)*190=0.178 ns
Цифра очень маленькая(даже на фоне 7/11 нс. ограничений), чтобы она имела значение.
Но и для 2,5" из-за которых весь сырбор она составляет всего 0,475 ns
Насколько правомерен такой расчет поправки, если нет, то что еще надо учитывать?

В Вашем случае, полагаю, длина проводников непричем. Посмотрите в сторону tsu (SetUp Time) и th (Hold Time) спецификации PCI. Возможно вы слишком поздно устанавливаете данные на шине, если так, то попробуйте растянуть транзакцию на несколько тактов, т.е. захват шины -> установка шин address, control -> установка FRAME -> установка данных -> IRDY...., в общем что-то в этом духе

[Motorhead]

Зигзаги на клоках обычно делают для того чтобы выровнять длины проводников от источника синхросигнала до ВСЕХ его приемников. А резистор 33Ом предназначен для согласования по импедансу между источником сигнала и приемником. Улучшаются фронты и форма сигнала. Ставить резистор на клоках полезная вещь. На форуме вопрос о согласующих резисторах обсуждался неоднократно, поищите.

Все правильно
Только что фронт улучшается - это брехня

[qwqw]

В Вашем случае, полагаю, длина проводников непричем. Посмотрите в сторону tsu (SetUp Time) и th (Hold Time) спецификации PCI. Возможно вы слишком поздно устанавливаете данные на шине, если так, то попробуйте растянуть транзакцию на несколько тактов, т.е. захват шины -> установка шин address, control -> установка FRAME -> установка данных -> IRDY...., в общем что-то в этом духе

в эти ограничения я вписался, по выходу с запасом в 1 с небольшим нс.

[Murr Von Kater]

У меня такой вопрос. По спецификации написано, что все сигналы от разъема до устройства не должны быть длинне 1.5 дюйма. Я проектирую плат, которая будет подключаться к слоту через райзер, позволяющий повернуть плату на 90 градусов. Я так понимаю длины проводов райзера должны включаться в эти 1.5 дюйма и плату устройства нужно проектировать учитывая это.

Вторая проблема - если это действительно так как я думаю(длинну проводов райзера нужно учитывать), то получается невеселая картина, так как райзер сразу добавляет больше 4 см к длинне сигналов(райзер не делал, покупал) . В этом случае плату разводить чертовски трудно. Посоветуйте пожалуйста, что можно сделать. Может кто-то подобным занимался.

Заранее огромное всем спасибо

[-Al-]

У меня такой вопрос. По спецификации написано, что все сигналы от разъема до устройства не должны быть длинне 1.5 дюйма. Я проектирую плат, которая будет подключаться к слоту через райзер, позволяющий повернуть плату на 90 градусов. Я так понимаю длины проводов райзера должны включаться в эти 1.5 дюйма и плату устройства нужно проектировать учитывая это.

Вторая проблема - если это действительно так как я думаю(длинну проводов райзера нужно учитывать), то получается невеселая картина, так как райзер сразу добавляет больше 4 см к длинне сигналов(райзер не делал, покупал) . В этом случае плату разводить чертовски трудно. Посоветуйте пожалуйста, что можно сделать. Может кто-то подобным занимался.

Заранее огромное всем спасибо

Если со стороны PCI-моста будет только райзер с вашй платой, то увеличение длины проводников никак не скажется, главное, чтоб для всех устройств на PCI длина проводников оказалась более-менее одинаковой.

[qwqw]

насколько я знаю, эти райзеры (ёлки) как правило ставятся на неформатных компах, соответственно в матерях это учитывается.
Правда у меня возник такой же вопрос относительно некоторых моделей анализаторов шины PCI.