Стоимость разработки и производства сопроцессора Опции

[anonymus]

Сколько(минимум-среднимум) может стоить производство сотнями тысяч-миллионами штук в год сопроцессора в слот PCI-E - чип с 50 млн транзисторов(работающий на частоте 1-2 ггц), 256 мб DDR-3 памяти(подешевле), потребление 10-20 Вт? Техпроцесс может быть где-то между 40 и 90 нм.
И, если возможно, приблизительную стоимость разработки(с точностью до миллиона $$$).
Назначение - ресурсоёмкие вычисления с float'ами одинарной точности.

[Rst7]

И, если возможно, приблизительную стоимость разработки(с точностью до миллиона $$$).

Ого

Рупь не деньги, рупь бумажка,
Экономить тяжкий грех... (С)

[masics]

слишком большой разброс параметров и недостаток данных.

[zzzzzzzz]

Сколько(минимум-среднимум) может стоить производство сотнями тысяч-миллионами штук в год сопроцессора в слот PCI-E - чип с 50 млн транзисторов(работающий на частоте 1-2 ггц), 256 мб DDR-3 памяти(подешевле), потребление 10-20 Вт? Техпроцесс может быть где-то между 40 и 90 нм.
И, если возможно, приблизительную стоимость разработки(с точностью до миллиона $$).
Назначение - ресурсоёмкие вычисления с float'ами одинарной точности.

Это вопрос в первую очередь политический. Где Вы предполагаете миллионы чипов по 40 нм печь? Интел для себя под это завод построил за 10 ярдов. TSMC и подобные тоже загружены основательно. Да и далеко не у всех есть 40 нм.
С таких вопросов стоит и посмотреть для начала. Высока вероятность, что задача не реальна организационно.

[dch]

сейчас пиво открыто продается через каждые пятьсот метров и старики открыто прослушивают , большинство народа просто в черном списке - поэтому девелопается мало чего

[anonymus]

Это вопрос в первую очередь политический. Где Вы предполагаете миллионы чипов по 40 нм печь? Интел для себя под это завод построил за 10 ярдов. TSMC и подобные тоже загружены основательно. Да и далеко не у всех есть 40 нм.
С таких вопросов стоит и посмотреть для начала. Высока вероятность, что задача не реальна организационно.

Мне не нужно 40 нм. Вы плохо прочитали. Я сказал, что техпроцесс может быть 90 нм или меньше. Нужен не техпроцесс, а характеристики, в том числе низкая цена.

слишком большой разброс параметров и недостаток данных.

Мне важнее не стоимость разработки, а стоимость изготовления. Её - чем точнее, тем лучше. И чем дешевле - тем лучше. Посоветуйте тепроцесс, который будет дешевле(из указанного диапазона) и цену, желательно поточнее
А что до разработки - ну дык и точность соответствующая...

Ого

Это компенсатор "недостатка данных". И этого достаточно чтобы понять, надо оно, или пока об этом можно забыть.

Рупь не деньги, рупь бумажка,

Округлять до 10 млн рублей - как-то мелковато, ведь (как бы) нету даже условной схемы с компонентами и описанием. Хотя точность лишей не бывает, это - минимальная точность. А доллары в рубли я им сам переведу, как и обратно, мне не сложно

Экономить тяжкий грех... (С)

Смотря как "экономить"

P.S. Что-то забыл, что критично время разработки - 5-8 месяцев - реально?
Кстати, в "разработку" входит минимальная(равная количеству годных чипов на пластине) партия "серийных" устройств.

сейчас пиво открыто продается через каждые пятьсот метров

Речь не о пиве.

и старики открыто прослушивают

?

большинство народа просто в черном списке - поэтому девелопается мало чего

?

PCI-E 1x.
Память DDR3-1066/DDR3-1333 двумя чипами по 1 гбит. Или можно это всё реализовать как SoC(если так будет дешевле).

Сообщение отредактировал anonymus - Jul 30 2009, 12:19

[zzzzzzzz]

Как понятно, чем меньше нм, тем выше цена партии, ниже потребление, дешевле кристаллы.
Оптимум для 50 млн. транзисторов Вам придется, скорее всего, искать самому. Исходя из Ваших возможностей и желаний.
Конечно, может быть кто-то сделает для Вас эту экспертную оценку бесплатно и за 5 минут. Но, вообще-то, это некоторая работа с высокой ответственностью за принятые решения. Ошибка может, например, удвоить стоимость разработки (в случае, если выбранный маршрут не подойдет после уточнений в процессе разработки).
А первое, что нужно - именно выбрать техпроцесс на конкретном ФАБе. Потом получить от него всю необходимую для разработки документацию, киты.

5-8 месяцев реально только в случае, если HDL-код уже есть. Хотя бы в основном. Иначе - маловероятно. Верификация и отладка прототипа - процесс очень не быстрый. С нуля вряд ли кто возьмётся менее, чем за пару лет, пмсм.

[masics]

5-8 месяцев с нуля (со стадии спецификаций) - не реально, по-моему.
Чтобы *изготовить* (плата фабу) первую партию нужно в районе миллиона долларов (на 65nm процессе).
Про фактичемкую разработку - слишком мало данных.

[anonymus]

Как понятно, чем меньше нм, тем выше цена партии, ниже потребление, дешевле кристаллы.

С размерами партии нету проблем. Первая серия будет больше 100000 штук. А то, что включено в партию - одна пластина - не важно.

И первое, что нужно - именно выбрать техпроцесс на конкретном ФАБе. Потом получить от него всю необходимую для разработки документацию, киты.

Первое - мне надо заранее знать, бред/не_бред. Это сильно зависит от себестоимости одного УСТРОЙСТВА(с учётом готового шаблона, цена которого включена в разработку). Хотя бы +- 100 рублей.

5-8 месяцев реально только в случае, если HDL-код уже есть. Хотя бы в основном.
Иначе - маловероятно. Верификация и отладка прототипа - процесс очень не быстрый.

Есть(будет до начала разработки) чёткая концепция сопроцессора. Что и как он должен делать. Включая количество и расположение шин, регистров и кэшей, включая тип последних. Что, когда, как и кто должен получать и отправлять, по каким шинам, и т.д. А вот более низкий уровень - задача проектировщиков устройства. Не в курсе, что описывает HDL, к сожалению. Киньте в меня ссылками, желательно на русском.

Чтобы *изготовить* (плата фабу) первую партию нужно в районе миллиона долларов (на 65nm процессе).

Первую партию чего? Первую пластину чипов? Ну, я так и предполагал.

[anonymus]

С размерами партии нету проблем. Первая серия будет больше 100000 штук. А то, что включено в партию - одна пластина - не важно.

Первое - мне надо заранее знать, бред/не_бред. Это сильно зависит от себестоимости одного УСТРОЙСТВА(с учётом готового шаблона, цена которого включена в разработку). Хотя бы +- 100 рублей.

Есть(будет до начала разработки) чёткая концепция сопроцессора. Что и как он должен делать. Включая количество и расположение шин, регистров и кэшей, включая тип последних. Что, когда, как и кто должен получать и отправлять, по каким шинам, и т.д. А вот более низкий уровень - задача проектировщиков устройства. Не в курсе, что описывает HDL, к сожалению. Киньте в меня ссылками, желательно на русском.


Первую партию чего? Первую пластину чипов? Ну, я так и предполагал.

Поправленная версия сообщения:

Как понятно, чем меньше нм, тем выше цена партии, ниже потребление, дешевле кристаллы.

С размерами партии нету проблем. Первая серия будет больше 100000 штук. А то, что включено в разработоку - одна пластина - не важно.

И первое, что нужно - именно выбрать техпроцесс на конкретном ФАБе. Потом получить от него всю необходимую для разработки документацию, киты.

Первое - мне надо заранее знать, бред/не_бред. Это сильно зависит от себестоимости одного УСТРОЙСТВА(с учётом готового шаблона, цена которого включена в разработку). Хотя бы +- 100 рублей.

5-8 месяцев реально только в случае, если HDL-код уже есть. Хотя бы в основном.
Иначе - маловероятно. Верификация и отладка прототипа - процесс очень не быстрый.

Есть(будет до начала разработки) чёткая концепция сопроцессора. Что и как он должен делать. Включая количество и расположение шин, регистров и кэшей, включая тип последних. Что, когда, как и какой блок должен получать и отправлять, по каким шинам, и т.д. А вот более низкий уровень - задача проектировщиков устройства. HDL = VHDL? Verilog? Что-то другое?

Чтобы *изготовить* (плата фабу) первую партию нужно в районе миллиона долларов (на 65nm процессе).

Первую партию чего? Первую пластину чипов? Ну, я так и предполагал.

Может быть кто-нибудь всё-таки может назвать приблизительную себестоимость изготовления такого устройства без учёта разработки и разовых затрат на изготовление? С наиболее дешёвым вариантом техпроцесса(учитывать стоимость всего устройства, а не чипов)?

[starley]

5-8 месяцев с нуля нереально. Одна стадия разработки кода и прототипирования на ПЛИСах скорее всего больше времени займет.
Если важна цена, то почему 90 нм? Возможно вам удастся и на более старых процессах достичь требуемой производительности, а это, вообще говоря, ощутимо удешевит ваши кристаллы.
И в расчете цены не опирайтесь только на стоимость изготовления - стоимость разработки будет никак не меньше. Кроме этого, как правило, надо закладывать несколько пробных партий (обычно не меньше двух). Наконец, вам могут понадобится IP блоки (например, те же PLL, ячейки ввода/вывода для DDR и т.п.), а они ох как недешевы.
Вообще говоря, странный вопрос. Если у вашей организации нет опыта подобных разработок, то зачем начинать с такого сложного проекта, а если есть - то в оценках нужно исходить из предыдущего опыта.

Сообщение отредактировал starley - Jul 30 2009, 15:04

[jartsev]

Раз тут собрались спецы, то скажите, у кого нибудь был успешный опыт разработки и изготовления микросхем? В какие фирмы обращались, во сколько денег и времени вышло?

[masics]

конечно есть опыт, но мы все делаем сами. Время и деньги - зависит от конкретного проекта.

[starley]

Раз тут собрались спецы, то скажите, у кого нибудь был успешный опыт разработки и изготовления микросхем? В какие фирмы обращались, во сколько денег и времени вышло?

Смотря, какие из этапов вы вкладываете в понятие разработка микросхемы. Написание логических моделей? Синтез для ASIC? Разработка топологии? Производителю можно передать синтезируемый HDL код, а можно готовую топологию, от этого прилично будет зависить цена изготовления, но и риски тоже.
Для примера, сетевой контроллер гигабитного канала Fiber Channel c контроллером DDR памяти и интерфейсом PCI, способный аппаратно контролировать сборку/разбиение пакетов верхнего уровня. Разработка логической модели с нуля - 3 года, разработка на ее основе кристаллов за 3 итерации еще 2 года. По цене не меньше сотни миллионов рублей (это с учетом изготовления пробных партий кристаллов, плат для прототипов, тестовых плат для проверки кристаллов и т.п.) Мы пока в ожидании тестовых кристаллов, так что об успешности говорить пока рано

Сообщение отредактировал starley - Jul 31 2009, 04:03

[anonymus]

Одна стадия разработки кода и прототипирования на ПЛИСах скорее всего больше времени займет.

Мы сможем сделать код с конечными автоматами на месте блоков... Но не более...

Если важна цена, то почему 90 нм?

Сейчас меня интересует себестоимость одного устрорйства. 300, 500, 700, 800, 1000 рублей?
Какая в ней доля кристалла - информация интересная, но сама по себе ничего не значащая.

Возможно вам удастся и на более старых процессах достичь требуемой производительности, а это, вообще говоря, ощутимо удешевит ваши кристаллы.

Возможно, но сейчас я в этом не уверен, поэтому пусть будет так.

не опирайтесь только на стоимость изготовления - стоимость разработки будет никак не меньше.

Не меньше чего?

Кроме этого, как правило, надо закладывать несколько пробных партий (обычно не меньше двух).

Пробные партии = ?

Наконец, вам могут понадобится IP блоки (например, те же PLL, ячейки ввода/вывода для DDR и т.п.), а они ох как недешевы.

Насколько недёшевы? Десятки, сотни тысяч долларов? Больше?..

Сообщение отредактировал anonymus - Jul 31 2009, 04:26

[anonymus]

300, 500, 700, 800, 1000 рублей?

Или всяко больше 1000, и тему можно сразу удалять?

Сообщение отредактировал anonymus - Jul 31 2009, 05:36

[masics]

Вопрос некорректный. Слишком мало данных. Найдите фирму, которая занимается такими контрактами, предоставьте всю информацию и получите ответ.

[starley]

Мы сможем сделать код с конечными автоматами на месте блоков... Но не более...

?

Сейчас меня интересует себестоимость одного устрорйства. 300, 500, 700, 800, 1000 рублей?

Я на сто процентов уверен, что при таких исходных данных узнать стоимость устройства с точностью до ста рублей нереально. Такие оценки делаются на основании прошлого опыта, либо на основании аналогичных устройств других фирм, с которыми в равных условиях находитесь.
Очень приблизительно можете посчитать так - несколько миллионов $ (разработка, пробные партии и т.п.) делим на 100000 штук - получаем несколько десятков $. Ну а дальше прибавляете все остальное из чего состоит ваш девайс.

Не меньше чего?

Не меньше стоимости запуска в производство.

Пробные партии = ?

А это как у вас получаться будет. Может с первого раза сделаете, а может и за 10 не сможете. Пробные партии обычно дешевле - сотни тысяч $.

Насколько недёшевы? Десятки, сотни тысяч долларов? Больше?..

Смотря что, PLL в районе сотен тысяч. Поскольку у вас процессор, то вам наверняка АЛУ понадобится заказное, кэши, регистровые файлы и т.п. На лимон-другой влегкую может потянуть.

[anonymus]

?

Описание того, как блоки выглядят снаружи, а не их внутреннее устройство. Для разных блоков разная степень детализации. Например, как там будет взаимодействовать соответствующий блок с внешней памятью, меня мало волнует, но он должен реагировать на прерывания от других блоков вполне конкретным образом. Вот то, как он должен реагировать на прерывания и будет описано. Синтезируемый код - более низкий уровень.

Я на сто процентов уверен, что при таких исходных данных узнать стоимость устройства с точностью до ста рублей нереально. Такие оценки делаются на основании прошлого опыта, либо на основании аналогичных устройств других фирм, с которыми в равных условиях находитесь. Очень приблизительно можете посчитать так - несколько миллионов $ (разработка, пробные партии и т.п.) делим на 100000 штук - получаем несколько десятков $. Ну а дальше прибавляете все остальное из чего состоит ваш девайс.

Вот после этого серьёзно воспринимать ваши слова невозможно.

А это как у вас получаться будет. Может с первого раза сделаете, а может и за 10 не сможете. Пробные партии обычно дешевле - сотни тысяч $.

И зачем вам пробные партии в сотни-тысячи экземпляров?

кэши, регистровые файлы

SRAM - очень сложная вещь, да...

P.S. Зачем вы пытаетесь здесь что-то советовать?

Сообщение отредактировал anonymus - Jul 31 2009, 07:28

[masics]

SRAM - сложная вещь. Знаете сколько вендоров? А конфигураций? А от этого зависит floorplan и, соответственно, цена.
Чтобы просто на тестере проверить надо пару десятков готовых устройств.
С первого раза практически никогда не получается сделать.

[anonymus]

Вопрос некорректный. Слишком мало данных.

А так?
1. Сколько стоит сделать первую пластину серийных сабжевых чипов?
2. Уже сделана одна пластина серийных чипов(см п.1). Сколько партий в месяц можно делать без дополнительных разовых затрат(я про те, которые порядка миллиона$ для 65 нм техпроцесса), и какие затраты на партию?
3. Сколько будет стоить система питания для сабжевых чипов, если они потребляют 10 Вт? А если 20 Вт?
4. На сколько подорожает система питания из-за добавления двух чипов DDR3-1066 ёмкостью 1 гбит?
Желательно для разных техпроцесов(65-90 нм, можно до 130).

Найдите фирму, которая занимается такими контрактами, предоставьте всю информацию и получите ответ.

Может быть подскажете такую, чтобы не жадную, и в остальном тоже адекватную? В том числе:
не просит N тысяч $$$ за "5 минут с калькулятором";
не тратит N тысяч $$$ на то, что можно сделать за 5 минут при наличии калькулятора и сответствующих знаний;
не делает "экспертную оценку" за 5 минут и бесплатно;
не делает "экспертную оценку" за 5 минут и N тысяч $$$;
не тратит полгода и 500000$ на разработку того, что есть в открытом доступе.
Такие вообще есть, или проще всё-таки помучаться самому, потратить десяток лишних(?) миллионов рублей и ~месяц времени, и разрабатывать в своей фирме?

[zzzzzzzz]

Составьте проект ТЗ на ОКР и закажите экономический анализ, ТЭО компетентным людям. Это будет стоить не много, но, возможно, избавит Вас от потери времени, денег, нервов. В задании и укажите все интересующие Вас вопросы по срокам, ценам, погрешностям. Здесь же Вы можете получать лишь общие рекомендации и попробовать найти людей, которые возьмутся за эту задачу, не более того.
Удачи!

[anonymus]

Это будет стоить не много

Сколько? "Не много" бывают разные.

[zzzzzzzz]

Сколько? "Не много" бывают разные.

Да-да, это именно базар. Попробуйте предложить порядка 50 тыр., две недели. Полагаю, исполнители найдутся. Несколько. Выберете сами. Но, до этого нужно "нарисовать" проект ТЗ. Несколько дней (или неделя) у Вас на это уйдут, так как ТЗ должно быть максимально (насколько сможете) подробное. Можно заказать и ТЗ, но это уже будет дороже в разы, и Вас будут "допрашивать с пристрастием" для его разработки.
Да, для Вас будет важно "имя экспертов" и есть вероятность заказть не тому, кому нужно. Это некоторый риск, но, небольшой.

[masics]

А так?
1. Сколько стоит сделать первую пластину серийных сабжевых чипов?
2. Уже сделана одна пластина серийных чипов(см п.1). Сколько партий в месяц можно делать без дополнительных разовых затрат(я про те, которые порядка миллиона$ для 65 нм техпроцесса), и какие затраты на партию?
3. Сколько будет стоить система питания для сабжевых чипов, если они потребляют 10 Вт? А если 20 Вт?
4. На сколько подорожает система питания из-за добавления двух чипов DDR3-1066 ёмкостью 1 гбит?
Желательно для разных техпроцесов(65-90 нм, можно до 130).

Может быть подскажете такую, чтобы не жадную, и в остальном тоже адекватную? В том числе:
не просит N тысяч $$$ за "5 минут с калькулятором";
не тратит N тысяч $$$ на то, что можно сделать за 5 минут при наличии калькулятора и сответствующих знаний;
не делает "экспертную оценку" за 5 минут и бесплатно;
не делает "экспертную оценку" за 5 минут и N тысяч $$$;
не тратит полгода и 500000$ на разработку того, что есть в открытом доступе.
Такие вообще есть, или проще всё-таки помучаться самому, потратить десяток лишних(?) миллионов рублей и ~месяц времени, и разрабатывать в своей фирме?

1. я уже писал что фабу надо заплатить около 1М долларов. Разработка зависит от количетва человек, внутренних компонентов, программного обеспечения (покупка на 3 года может запросто перевалить за миллион долларов), сложности устройства и т.д.
2. Обычно по количеству чипов (без дополнений).
3. Я не специалист
4. Стоимость чипа + увеличение платы + увеличение ног чипа + тестирование + и т.д.

Обратитесь в фаб с центром разработки.

Но я бы не расчитывал на меньше чем $10M и 2-3 года.

Если нет опыта в разработке (а я вижу что нет), то самим делать - гиблое дело.

И, кстати, то, что есть в "открытом доступе" в конечном счете может обойтись очень дорого при починке багов.

[Mahagam]

возьмите нвидиевскую последнюю видюху и не парьтесь. и людям мозги не парьте. целая компания кучу лет делала чипы и только относительно недавно слепила ускоритель в котором туева хуча FPU.
изучите CUDA и решайте вашу задачу. разработка вашей железки затянется в разы дольше чем вы думаете.

[anonymus]

Попробуйте предложить порядка 50 тыр., две недели. Полагаю, исполнители найдутся. Несколько. Выберете сами.

Ну, прямо сейчас не предложу. Не раньше чем через месяц, возможно, да.

Да, для Вас будет важно "имя экспертов" и есть вероятность заказть не тому, кому нужно. Это некоторый риск, но, небольшой.

Не имеет смысла заказывать у кого-то одного. 2-3 человека.

Но, до этого нужно "нарисовать" проект ТЗ.

К тому времени он как раз будет нарисован и написан.

Можно заказать и ТЗ, но это уже будет дороже в разы, и Вас будут "допрашивать с пристрастием" для его разработки.

В данном случае заказывать разработку ТЗ - полнейший бред.

P.S. "тыр" лучше писать без точки, т.к. это не сокращение слова.

изучите CUDA и решайте вашу задачу. разработка вашей железки затянется в разы дольше чем вы думаете.

Видеокарта Nvidia - малопроизводительная громоздкая черезчур навороченая и весьма дорогая вещь. Потому что это видеокарта, к которой добавили универсальные процессоры(это, в общем-то, тоже костыль) и прилепили к ним костыль в виде CUDA. Поэтому очень хочется чтобы без неё.

В общем, если я правильно понимаю, чип будет стоить порядка 200-300 рублей. Память, плата, сборка - ещё 200-250. Подсистема питания?

Сообщение отредактировал anonymus - Jul 31 2009, 09:12

[starley]

Описание того, как блоки выглядят снаружи, а не их внутреннее устройство. Для разных блоков разная степень детализации. Например, как там будет взаимодействовать соответствующий блок с внешней памятью, меня мало волнует, но он должен реагировать на прерывания от других блоков вполне конкретным образом. Вот то, как он должен реагировать на прерывания и будет описано. Синтезируемый код - более низкий уровень.

Вот я и говорил, что разработка синтезируемого кода из такого описания и займет не меньше ваших 5-8 мес, а скорее всего, намного больше.

Вот после этого серьёзно воспринимать ваши слова невозможно.

А вы ожидаете другого ответа на вопрос "Хочу сделать FPU, сколько будет стоить?" Ну посмотрим, кто из ваших исходных данных сделает правильную оценку с точностью до ста рублей. Сниму шляпу перед этим человечищем.

И зачем вам пробные партии в сотни-тысячи экземпляров?

Я говорил, что сотни тысяч баксов будет стоить каждый запуск пробной партии. А размер ее, как правило, несколько десятков кристаллов.

SRAM - очень сложная вещь, да...

Представьте себе. Во всяком случае можете быть уверены, что покупать ее в виде заказных блоков придется. Особенно это к кэшам относится, которые, кстати, значительно сложнее обычной статики устроены.

[Mahagam]

Видеокарта Nvidia - малопроизводительная громоздкая черезчур навороченая и весьма дорогая вещь. Потому что это видеокарта, к которой добавили универсальные процессоры(это, в общем-то, тоже костыль) и прилепили к ним костыль в виде CUDA. Поэтому очень хочется чтобы без неё.

полтыщи FPU работающих на частоте полгигагерца это малопроизводительно? и эта полтыща FPU - основа карты, а не костыль.

что-то мне кажется, что ваше изделие будет выпускаться куда как меньшими сериями, и будет разработано с нуля. что значит а) ваш девайс будет однозначно в разы дороже б) будет значительно медленнее.

[starley]

Память, плата, сборка - ещё 200-250.

Сомнительная оценка.
Только изготовление печатной платы, скорее всего, будет дороже стоить. Посмотрите расценки, вам нужно будет не меньше 4 слоев, а скорее 6. В резоните, например, при крупносерийном заказе 1 дм^2 такой платы будет 300-400 р стоить. Цены на монтаж порядка 20 коп за точку пайки, а их у вас наверняка тысячи будут. Стало быть еще не меньше 200 р. Плюс остальные компоненты еще на несколько сотен потянут.

[anonymus]

Только изготовление печатной платы, скорее всего, будет дороже стоить. Посмотрите расценки, вам нужно будет не меньше 4 слоев, а скорее 6. В резоните, например, при крупносерийном заказе 1 дм^2 такой платы будет 300-400 р стоить. Цены на монтаж порядка 20 коп за точку пайки, а их у вас наверняка тысячи будут. Стало быть еще не меньше 200 р. Плюс остальные компоненты еще на несколько сотен потянут.

Хватит нести чушь.
1. При таких объёмах цена за точку пайки будет копеек 5-8
2. Куда столько слоёв?
3. 4-слойная плата стоит порядка 50 руб/дм2, возможно меньше. Мне не 100 дм2 надо ведь.
4. Возможно будет больше чем 250, но меньше чем 300.

Сообщение отредактировал anonymus - Jul 31 2009, 10:33

[Xenia]

Насколько я поняла, автор сабжа собрался не сопроцессор делать, а просто поставить внутри персонального компьютера второй процессор, "заточенный" под арифметику с плавающей точкой.
Однако нынешние x86-процессора при 3 ГГц и так работают настолько шустро, что становится проблемой найти в качестве второго процессора такой, который бы мог составить конкуренцию первому. Ведь если такое преимущество окажется не слишком разительным, то проще (а главное дешевле!) было бы купить банальную двухпроцессорную материнку.
С другой стороны, работать с основной памятью через PCI-шину сопроцессор не сможет, а точнее, такая работа была бы неэффективной, поскольку затормозила бы работу сопроцессора на операциях чтения и записи в память. Стало быть речь идет не о сопроцессоре, а об одноплатном компьютере, т.к. сопроцессор придется снабжать и собственной памятью команд и данных.
Меня же в этой ситуации больше интересует вопрос о том, какие существуют в мире (микро)процессоры, способные работать с плавающей арифметикой в разы быстрее, чем, скажем, Pentium-4 или Core Duo на предельных частотах. Причем речь идет об аппаратной работе с числами не короче double (8 байт), а лучше long double (16 байт).
А так, если требования к точности не очень большие (данные типа float), то можно юзать процессор видеокарты. Где-то я читала, что продвинутые видеокарты (кажется от AMD) уже позиционировались, как потенциальные вычислители. Понятно, что покупка такой видеокарты окажется в несколько раз дешевле изготовления собственного сопроцессора, а производительность видеопроцессоров на старших моделях видеокарт отнюдь не хилая.

[-=Sergei=-]

Дано: 50 млн транзичторов

это примерно 140 мм2 по технологии 0.13
или примерно 60 мм2 по технологии 0.09

Выпуск на 300 мм пластине

На одной пластине по 0.13 будет примерно 400 кристаллов
по 0.09 будет примерно 1000 кристаллов.

Некая гипотетическая оценка стоимости одной пластины в массовом производстве (тут сложно сказать, так как при массовом заказе фабы обсуждают с каждым заказчиком это отдельно и общего прайса нет) но примерно будет оно стоить не менее 5000$ за пластину.

Итого стоимость кристалла по 0.13 будет 12$, по 0.09 будет 5$.

Далее тестирование (тест-хаус стоит примерно 20 000$ за час) минимум 0.5 секунды на кристалл (поставить/снять) т.е. тестирование одного чипа еще 2.5$.

Далее корпусирование 1 цент за вывод. Если у Вас 500 выводов, то еще 5$.

Тестирование в корпусе минимум 1 сек. т.е. еще 5$

Итого получаем, что по 0.13 готовая микросхема будет стоить 12+2.5+5+5 = 25.5$
по 0.09 будет стоить 5+2.5+5+5 = 17.5$

Для более тонких процессов у меня нет нет данных и искать их сложно.

Это все без учета стоимость разработки и подготовки процесса производства.

[anonymus]

Далее корпусирование 1 цент за вывод. Если у Вас 500 выводов, то еще 5$.

А зачем их там больше двух сотен?

Далее тестирование (тест-хаус стоит примерно 20 000$ за час) минимум 0.5 секунды на кристалл (поставить/снять) т.е. тестирование одного чипа еще 2.5$.

А их по отдельности тестируют??? Не до распиливания пластины и по несколько сразу?

Тестирование в корпусе минимум 1 сек. т.е. еще 5$

А как делают микроконтроллеры дешевле 1$? Или цена зависит от техпроцесса(или чего-то ещё)?

Причем речь идет об аппаратной работе с числами не короче double (8 байт), а лучше long double (16 байт).

Fail.

А так, если требования к точности не очень большие (данные типа float), то можно юзать процессор видеокарты.

Fail.

Где-то я читала

Fail.

что продвинутые видеокарты (кажется от AMD) уже позиционировались, как потенциальные вычислители. Понятно, что покупка такой видеокарты окажется в несколько раз дешевле изготовления собственного сопроцессора, а производительность видеопроцессоров на старших моделях видеокарт отнюдь не хилая.

Сообщение отредактировал anonymus - Jul 31 2009, 10:56

[-=Sergei=-]

А зачем их там больше двух сотен?

Я так понял вы хотите еще стыковать их с DDR3-1066?
Это например 240 выводная планка. Так что только 200 на связь вашего чипа с DDR

А их по отдельности тестируют??? Не до распиливания пластины и по несколько сразу?

Тестируют на пластине до распилки, и тестируют по одному.

А как делают микроконтроллеры дешевле 1$? Или цена зависит от техпроцесса(или чего-то ещё)?

в микроконтроллерах не 50 млн транзисторов, и их пакуют не в 200 выводные корпуса.

[zzzzzzzz]

Кстати, может будет "в кон":

Есть возможность, используя техпроцесс, скажем 90 нм, и CML-библиотеку (которую придется разработать, естественно, так как это экзотика) получить частоты внутри чипа порядка 15-20 ГГц. Это к скорости вычислений. Примеров практически нет, все ходят другими "тропами". А в принципе, либа такая делается параллельно отладке HDL-кода. Где-то 6 месяцев вполне хватит на такую библиотеку, я бы попробовал...

Так можно производительность Core i7 (40 нм) в некотором секторе вычислений "сделать" на порядок. Весело и непринуждённо!
Хотя, мне лично не верится в наличие заказчиков на такие ОКР в РФ сейчас....

[anonymus]

Я так понял вы хотите еще стыковать их с DDR3-1066?
Это например 240 выводная планка. Так что только 200 на связь вашего чипа с DDR

Мне надо не модуль(8 чипов), а 2 чипа. 240/8*2=60. PCI-E 1x вместе с питанием - не больше 36.

Тестируют на пластине до распилки, и тестируют по одному.

Там так много повреждается в процессе распилки? Ведь если порядка 0,1-0,5%, то это невыгодно. Проще и дешевле их после корпусирования выбросить.

в микроконтроллерах не 50 млн транзисторов, и их пакуют не в 200 выводные корпуса.

Ок

Сообщение отредактировал anonymus - Jul 31 2009, 11:59

[-=Sergei=-]

Мне надо не модуль(8 чипов), а 2 чипа. 240/8*2=60. PCI-E 1x вместе с питанием -

Ну ТЗ небыло и я не знал .

Там так много повреждается в процессе распилки? Ведь если порядка 0,1-0,5%, то это невыгодно. Проще и дешевле их после корпусирования выбросить.

Считается нормой, если более 50% годных с пластины (при таком браке стоимость кристалла соответственно удваивается).

[anonymus]

Кстати, может будет "в кон":

Есть возможность, используя техпроцесс, скажем 90 нм, и CML-библиотеку (которую придется разработать, естественно, так как это экзотика) получить частоты внутри чипа порядка 15-20 ГГц. Это к скорости вычислений. Примеров практически нет, все ходят другими "тропами". А в принципе, либа такая делается параллельно отладке HDL-кода. Где-то 6 месяцев вполне хватит на такую библиотеку, я бы попробовал...

1. Что такое CML?
2. Мне столько гигагерц надо будет, но не в этом году и не на 90 нм техпроцессе. Хотя, если для такого надо меньше 5 млн рублей и этот первый проект удачно стартанёт, желательно начать разрабатывать элементы дофигагигагерцовых процессоров в этом году.

Так можно производительность Core i7 (40 нм) в некотором секторе вычислений "сделать" на порядок. Весело и непринуждённо!

Его и без этого можно "сделать" на несколько порядков.. Там процентов 80-90 строго лишнее, а остальное нужно не всем и не всегда. Это всё в погоне удваивать количество транзисторов каждые два года. Впрочем, это должно быть понятно всем кому не лень.

Хотя, мне лично не верится в наличие заказчиков на такие ОКР в РФ сейчас....

Ну, это пока...

Ну ТЗ небыло и я не знал .

Вообще-то об этом написано в первом сообщении темы. Что 256 мб памяти. Чуть позже 1-3 раза уточнено, что это два модуля по 1 гбит.

Считается нормой, если более 50% годных с пластины (при таком браке стоимость кристалла соответственно удваивается).

Нормой... Но это всё же мало.

Сообщение отредактировал anonymus - Jul 31 2009, 12:07

[zzzzzzzz]

1. Что такое CML?

current mode logic

2. Мне столько гигагерц надо будет, но не в этом году и не на 90 нм техпроцессе. Хотя, если для такого надо меньше 5 млн рублей и этот первый проект удачно стартанёт, желательно начать разрабатывать элементы дофигагигагерцовых процессоров в этом году.

Чем меньше нм, тем больше выигрыш в ГГц. 90 нм я взял для примера. Частоты CML отличаются от обычного CMOS также примерно, как ЭСЛ-логика от ТТЛ, на порядок для тех же самых транзисторов. И приближаются к примерно половине частоты единичного усиления отдельного транзистора. Есть смысл делать так большие логические куски. Например, "длинное и развесистое" АЛУ.

Его и без этого можно "сделать" на несколько порядков.. Там процентов 80-90 строго лишнее, а остальное нужно не всем и не всегда. Это всё в погоне удваивать количество транзисторов каждые два года. Впрочем, это должно быть понятно всем кому не лень.

Можно-то можно. Но, мало кто пробовал

Ну, это пока...

"Пока" - это самое стабильное состояние.


ПС. По 0.18 мкм нормой скорее считается выход годных порядка (85-95)%. При этом да, чаще выгоднее браковать только после корпусирования.

[anonymus]

Есть смысл делать так большие логические куски.

А не будет очень большого энергопотребления и нагрева?

[zzzzzzzz]

А не будет очень большого энергопотребления и нагрева?

Наоборот, CML потребляет на высоких частотах меньше, чем "классический" CMOS на более низких. Причем, его потребление практически неизменно и не зависит от частоты - всё построено на переключателях тока, задаваемого источниками стаб. тока. У CMOS-a же потребление прямо пропорционально частоте - перезаряд затворов.

[anonymus]

Наоборот, CML потребляет на высоких частотах меньше, чем "классический" CMOS на более низких. Причем, его потребление практически неизменно и не зависит от частоты - всё построено на переключателях тока, задаваемого источниками стаб. тока. У CMOS-a же потребление прямо пропорционально частоте - перезаряд затворов.

Так сколько надо на ОКР по этой теме?

Сообщение отредактировал anonymus - Jul 31 2009, 16:23

[dch]

В какие фирмы обращались, во сколько денег и времени вышло?

а покопайтесь в форуме был отдельный топик странички на 4 - типа обзора предприятий где вполне реально изготовить если не боятся утечки информации цены там называлить от 30 тысяч баксов за прототипы, но зайти можно с улицы как я понял и пару чипов получите наверное :-)

[starley]

Хватит нести чушь.
1. При таких объёмах цена за точку пайки будет копеек 5-8
2. Куда столько слоёв?
3. 4-слойная плата стоит порядка 50 руб/дм2, возможно меньше. Мне не 100 дм2 надо ведь.
4. Возможно будет больше чем 250, но меньше чем 300.

Не стоит считать мнение отличное от вашего чушью, это несколько нескромно.

Ваша микросхема (и скорее всего не только она) наверняка будет в BGA корпусе. На монтаж таких корпусов цены ощутимо повыше, так что оценка в 20 копеек не так далека от реальности даже для ваших огромных серий.
2 сплошных слоя земли и питания, компоненты с двух сторон, так что не факт что удастся развести все сигналы на внешних слоях. Кроме, этого для ваших частот наверняка понадобятся нормированные слои. 6 слоев вполне разумная оценка.
Кроме этого, вы не посчитали примерную стоимость остальных компонентов, даже если исходить из всех 300 р (10$) как-то маловато для платы процессора на 2 ГГц. Вам ведь будет нужна куча внешних компонентов: стабилизаторы питания, тактовые генераторы, размножители клока для DDR, развязывающие конденсаторы в большом количестве, память, наконец - это все тоже денег стоит.
Вопрос вызывают ваши серии. Если вы готовы запускать сразу в производство десятки или сотни тысяч плат, то у вас либо госзаказ, либо избыток уверенности. Если госзаказ - то говорить не о чем, без всяких расчетов понятно, что производство электроники многотысячными тиражами при гарантированном сбыте - весьма выгодное дело. А вот если проект коммерческий, то такие огромные серии - наивное допущение.
Вы, кстати, кроме нижней оценки цены еще и верхнюю считайте (для средних серий, большего размера платы, иного числа слоев, более дорогих компонентов и т.п.), так оно реалистичнее будет.

Наоборот, CML потребляет на высоких частотах меньше, чем "классический" CMOS на более низких.

Это верно для динамической мощности. Зато КМОП в отличие от CML не потребляет статической мощности. Можете сказать сколько примерно будет ваш CML вентиль рассеивать статической мощности?

Так можно производительность Core i7 (40 нм) в некотором секторе вычислений "сделать" на порядок. Весело и непринуждённо!

Прям уж так весело и непринужденно. В площади вы однозначно проиграете, трассировка усложнится, поскольку везде тащить вместо одного сигнала надо будет уже два. Насколько увеличится скорость еще вопрос, поскольку на этих размерах основной вклад вносят задержки межсоединений, а не логических элементов. Быстрые времена нарастания и малый размах могут породить проблемы с целостностью сигналов, с мощностью тоже вопрос. В общем в то что можно на CML сделать шустрое АЛУ или что-нибудь подобное - охотно верю, а весь процессор - это вряд ли.

Сообщение отредактировал starley - Jul 31 2009, 19:47

[zzzzzzzz]

Это верно для динамической мощности. Зато КМОП в отличие от CML не потребляет статической мощности. Можете сказать сколько примерно будет ваш CML вентиль рассеивать статической мощности?

Это как делать. Во-первых, CML можно сделать "засыпающим", с отключаемым питанием и т.п. А во-вторых, чаще всего статический режим не нужен, не для того делаются шустрые схемы.

Прям уж так весело и непринужденно. В площади вы однозначно проиграете, трассировка усложнится, поскольку везде тащить вместо одного сигнала надо будет уже два. Насколько увеличится скорость еще вопрос, поскольку на этих размерах основной вклад вносят задержки межсоединений, а не логических элементов. Быстрые времена нарастания и малый размах могут породить проблемы с целостностью сигналов, с мощностью тоже вопрос. В общем в то что можно на CML сделать шустрое АЛУ или что-нибудь подобное - охотно верю, а весь процессор - это вряд ли.

Про весь я и не говорил, перечитайте. Это не всегда целесообразно. Но, если перейти на полностью LVDS- интерфейс, то можно. Ведь LVDS - гармоничное продолжение CML. А насчет целостности сигнала не стоит сильно волноваться - вопрос решаем схемотехнически и топологически. Да и подход должен быть как к полностью аналоговой схеме, с учетом всех паразитов, в общем, обычное дело. Задержки межсоединений для CML как раз существенно меньше - размах-то малый, ток гоняется. По площади будет проигрыш, это точно. Раза в 3-4.

Так сколько надо на ОКР по этой теме?

По какой теме? Разработка библиотеки? Нужны уточнения и дизайн-киты на выбранный техмаршрут. Тогда можно посчитать. А "на вскидку" - несколько лимонов руб. и полгода. Без опробирования на ФАБе, естественно. Если с ним, то еще несколько лимоно-месяцев на изготовление и анализ-измерения-чистку. Есть, правда, одна нерешенная проблема - схемы CML-модулей придется рисовать, синтезаторы напрямую такое не понимают. Можно попробовать обмануть их, конечно. Но, я туда пока не ходил. Было бы желание, а придумать чего-нибудь всегда можно.
Хотя, чего-то я уже Вас побаиваюсь...

[anonymus]

Вопрос вызывают ваши серии. Если вы готовы запускать сразу в производство десятки или сотни тысяч плат, то у вас либо госзаказ, либо избыток уверенности.

Избыток уверенности. У вас. В своей правоте.

Сообщение отредактировал anonymus - Aug 1 2009, 02:50

[anonymus]

http://www.rcmgroup.ru/Mnogosloinye-pechat...laty.217.0.html
см. "Крупносерийное производство свыше 10 000 кв. дм"
300-400 рублей за дм2 точно не будет.

Сообщение отредактировал anonymus - Aug 1 2009, 06:26

[starley]

300-400 рублей за дм2 точно не будет.

Согласен. Но и 300 рублей за плату, компоненты и сборку тоже не будет. И потом, вы так и не ответили, почему во всех расчетах опираетесь на такие крупные серии.

[anonymus]

Разовые затраты в ~1000000$ позволят производить кристаллы по 65 нм техпроцессу с частотой сколько пластин в месяц? Только, пожалуйста, более внятный ответ, чем:

2. Обычно по количеству чипов.

Сообщение отредактировал anonymus - Aug 1 2009, 09:08

[masics]

Разовые затраты в ~1000000$ позволят производить кристаллы по 65 нм техпроцессу с частотой сколько пластин в месяц? Более внятный ответ, чем:

Если не сложно...

Сколько закажете, столько заплатите.
По количеству - зависит от того насколько загружен фаб и какой приоритет вам был дан.
$1М - это без разработки. Только отдать фабу файл и получить первые пластины.

[starley]

А во-вторых, чаще всего статический режим не нужен, не для того делаются шустрые схемы.

Да он нигде не нужен Переключается обычно только часть вентилей, а остальные только зря мощность рассеивают (если конечно потребляют ток в статическом режиме).

Про весь я и не говорил, перечитайте. Это не всегда целесообразно.

Если речь идет об отдельном блоке, да еще и вылизываемом вручную, - то все вопросы снимаются. Так, конечно, должно получиться.

Но, если перейти на полностью LVDS- интерфейс, то можно. Ведь LVDS - гармоничное продолжение CML.

А почему переход на LVDS снимет все проблемы CML?

А насчет целостности сигнала не стоит сильно волноваться - вопрос решаем схемотехнически и топологически. Да и подход должен быть как к полностью аналоговой схеме, с учетом всех паразитов, в общем, обычное дело.

Ну как-то это уже не играючи, да и нюансы возможны Хотя для блока, конечно, вполне решаемо.

Задержки межсоединений для CML как раз существенно меньше - размах-то малый, ток гоняется.

Охотно верю, вопрос только соизмеримы ли они с задержками логических элементов. Хотя если речь о блоке, то это, конечно, не проблема.

[anonymus]

По количеству - зависит от того насколько загружен фаб и какой приоритет вам был дан.

Я думаю, что надо будет 50-100 одинаковых пластин в месяц. В среднем. Это возможно? Или тут 1 млн$ в виде разовых затрат не хватит?
Считать, что свободных мощностей достаточно, и ничего более приоритетного нету.

[masics]

Я думаю, что надо будет 50-100 одинаковых пластин в месяц. В среднем. Это возможно? Или тут 1 млн$ в виде разовых затрат не хватит?
Считать, что свободных мощностей достаточно, и ничего более приоритетного нету.

Я не фаб, но ничего невозможного я в этом не вижу.
Еще не забывайте что их нужно упаковать и проверить.

[dxp]

У CMOS-a же потребление прямо пропорционально частоте - перезаряд затворов.

Вроде ж говорили, что основной жрач не от перезаряда затворов, а от "сквознячков", которые возникают при переключении вентиля. Или нет?

[anonymus]

По какой теме? Разработка библиотеки? Нужны уточнения и дизайн-киты на выбранный техмаршрут. Тогда можно посчитать. А "на вскидку" - несколько лимонов руб. и полгода. Без опробирования на ФАБе, естественно. Если с ним, то еще несколько лимоно-месяцев на изготовление и анализ-измерения-чистку.

Не мало... Хотя и не много

Есть, правда, одна нерешенная проблема - схемы CML-модулей придется рисовать, синтезаторы напрямую такое не понимают.

Это, пожалуй, самая простая "проблема".

Сообщение отредактировал anonymus - Aug 1 2009, 10:24

[dvladim]

Вроде ж говорили, что основной жрач не от перезаряда затворов, а от "сквознячков", которые возникают при переключении вентиля. Или нет?

Сквозные токи не более 10% при оптимизированных фронтах. Основное потребление - перезаряд емкостей.

[dch]

Считать, что свободных мощностей достаточно, и ничего более приоритетного нету.

чукствуется железная поступь , типа идентификацитя пользователя в сети или сопроцессор слежения за нелицензионным совтом - будет в кажлом компьютере продаваемом на советском пространстве, без этого нам жизни нет

[dvladim]

чукствуется железная поступь , типа идентификацитя пользователя в сети или сопроцессор слежения за нелицензионным совтом - будет в кажлом компьютере продаваемом на советском пространстве, без этого нам жизни нет

Во-во. Интересно было бы почитать технические требования заказчика.

[anonymus]

На каждом уважающем себя форуме должно быть несколько параноиков...

[zzzzzzzz]

Вроде ж говорили, что основной жрач не от перезаряда затворов, а от "сквознячков", которые возникают при переключении вентиля. Или нет?

Сквозняки можно убрать. До, скажем, долей процента от токов презаряда затворов, т.е. почти совсем. В хороших либах так и положено делать. Есть еще один эффект, повышающий потребление - "обтекание" токами затворов и прямые утечки исток-сток. Для глубоких субмикронов это уже становится важно. Но, и это убираемо. Например, использованием кольцевых затворов. И кое-что еще, про всё не скажешь.

Такие "примочки" используются не часто, так как экономика требует очень быстрой выдачи продукта. Никто из разработчиков, как правило, не "парится" такими мелочами, а тупо юзает то, что дают фабы. Фабы же, в свою очередь, тоже не поспевают "вылизывать" процессы, стремятся осваивать всё новые и новые. Ситуация, философски, весьма ущербна. Хотя, эта сумасшедшая гонка позволяет быстро получать всё новые и новые "гаджеты", радуя тинэйджеров...

[snayperAlfa]

Возьмите проц Core i7 и будет вам счастье! Или подождите пару лет и возьмете серийный процессор помощнее

[anonymus]

Возьмите проц Core i7 и будет вам счастье! Или подождите пару лет и возьмете серийный процессор помощнее

Это вам всякой хрени от интела достаточно...

Сообщение отредактировал anonymus - Aug 2 2009, 02:27

[anonymus]

и возьмете серийный процессор

А 500000-5000000 штук это вам уже не серийный?

[yes]

Это вам всякой хрени от интела достаточно...

вроде как все в экономическую сторону вопроса ударились, а в техническую не очень -

сделать 1-2ГГц для float-point это вобщем-то не так и просто, даже для single precision и для 40 нм

то есть должны быть очень хорошие наработки в области аппаратной реализации (то есть вплоть до уровня топологии), чтобы вытянуть такие частоты

я некий опыт по разработке DP FP на 90нм и 40нм TSMC имею, правда для LP технологии, а тут скорее HP нужна, что дополнительные проблемы создает (в частности мощность (тепло) девать от кристала куда)), но и на НР я бы оценил (в рамках точности этой дискуссии) частоту после переноса 100МГц high-end FPGA дизайна (просто синтез RTL) для 90нм - 400МГц, для 40нм - 800МГц

то есть в Интеле их Гигагерцы достигались сотнями человек в течении длительного времени и все это достаточно закрыто и в статьях не публикуется (к Интелу я хоть и малое, но тоже отношение имел)

--------------------------------

Вроде ж говорили, что основной жрач не от перезаряда затворов, а от "сквознячков", которые возникают при переключении вентиля. Или нет?

зависит от технологии HP (high performance) - ток утечки большой (статика), "сквознячки" тоже большие, так как зоны перекрываются, но все-равно статика жрет больше - важно чтобы быстро - но так как эти техпроцессы мало кем используются - у них и цена может быть выше и хитростей больше

LP (low power) - там минимизирована статическая утечка (в 10-ки раз) по сравнению с HP, но зато транзисторы переключаются гораздо медленнее
но для 40нм даже для LP статика больше динамики

если интересно могу не секретные данные поискать (а вообще хороший пример - сравнение BF 533 и BF 532/1 - явно 1/2 LP, а 3 либо G (generic) либо НР)

[dxp]

Сквозняки можно убрать. До, скажем, долей процента от токов презаряда затворов, т.е. почти совсем. В хороших либах так и положено делать.

Тогда получается, что жрач на, скажем, КМОП микросхеме какой-нибудь FPGA должен определяться только количеством вентилей, т.е. размером микрухи, но в доке приводится расчет потребления, и там четко указана зависимость от количества переключающихся вентилей. Зависимость прямая. Это, имхо, указывает в сторону "сквозняков".

[zzzzzzzz]

Тогда получается, что жрач на, скажем, КМОП микросхеме какой-нибудь FPGA должен определяться только количеством вентилей, т.е. размером микрухи, но в доке приводится расчет потребления, и там четко указана зависимость от количества переключающихся вентилей. Зависимость прямая. Это, имхо, указывает в сторону "сквозняков".

Как раз в доке всё правильно. Именно от количества переключающихся вентилей ток и будет зависеть. Сквозняк ведь тоже только в момент переключения происходит. А остальное - только утечки (это некоторая константа в уравнении типа
Icc = Iут + Iпереключающегося вентиля х N переключающихся вентилей.

вроде как все в экономическую сторону вопроса ударились, а в техническую не очень -

сделать 1-2ГГц для float-point это вобщем-то не так и просто, даже для single precision и для 40 нм

то есть должны быть очень хорошие наработки в области аппаратной реализации (то есть вплоть до уровня топологии), чтобы вытянуть такие частоты

я некий опыт по разработке DP FP на 90нм и 40нм TSMC имею, правда для LP технологии, а тут скорее HP нужна, что дополнительные проблемы создает (в частности мощность (тепло) девать от кристала куда)), но и на НР я бы оценил (в рамках точности этой дискуссии) частоту после переноса 100МГц high-end FPGA дизайна (просто синтез RTL) для 90нм - 400МГц, для 40нм - 800МГц

то есть в Интеле их Гигагерцы достигались сотнями человек в течении длительного времени и все это достаточно закрыто и в статьях не публикуется (к Интелу я хоть и малое, но тоже отношение имел)

Как-то наши с Вами опыты не очень-то совпадают!!! Пример - при использовании совершенно отстойной, стандартной либы Фарадей на 0.18 мкм UMC для ядра только пару месяцев назад получали более 1ГГц.
Ячейки по 0.18 работают где-то до 4 ГГц.

Мой прогноз для полноценного АЛУ по 40 нм - порядка (8-10) ГГц.
Применение "примочек" может поднять эту частоту в (2-4) раза.
Естественно, архитектура должна быть скоростная, параллельная.

В Интеле, конечно, много своих наработок. Но, кроме как синтезировать модули с десятками и сотнями миллионов транзисторов ничего не сделать. Поэтому, ничего там не "вылизано" для гигагерцев, а есть результат применения нормальных библиотек и синтезаторов. Кучи людей, кстати, для этого не нужны - основная их масса - верификаторы.

[oratie]

Немного про Интел:
В "серьёзных" проектах (типа Nehalem) синтез используется максим в 30% блоков. Остальные 70% делаются вручную - именно вручную - и схему вручную и размещение вручную и разводку наполовину вручную (есть спец. САПР) для этого. Поэтому и счет физдизайнеров идет на сотни. И либы вылизана, и дизайн вылизан, поэтому и получается 4ГГц.
В не очень "серьёзных" конечно же используется синтез почти на все 100%, и людей там надо меньше.

по поводу 0.18 ячеек работающих на 4ГГц - верю, а вот будет ли работать 0.18 АЛУ на 4 ГГц после трассировки - как-то у нас не получалось (да и у Интела тоже ).

[anonymus]

Остальные 70% делаются вручную - именно вручную - и схему вручную и размещение вручную и разводку наполовину вручную (есть спец. САПР) для этого.

Не могут, или всё-таки не хотят создать достаточно хороший синтезатор?
Или они так делают просто от того что нечего больше делать?

Сообщение отредактировал anonymus - Aug 4 2009, 07:18

[zzzzzzzz]

Ага, развести модуль из 1е9 транзисторов вручную - развлечение на вечерок. Для 1е8 топологов.

Откуда дровишки-то принесли? Или Вам так кажется?

Если бы всё в ай7 было бы вылизано, то он работал бы на (8-10)ГГц, а не на 3ГГц, имеющиеся в продаже. Или даже больше.

.....по поводу 0.18 ячеек работающих на 4ГГц - верю, а вот будет ли работать 0.18 АЛУ на 4 ГГц после трассировки - как-то у нас не получалось (да и у Интела тоже ).

И правильно, что не получалось. А 1ГГц - без особых проблем. Впрочем, об этом я уже писал, выше.

[oratie]

Откуда дровишки? - Сам принимал участие в проектах.

Почему не хотят создать хороший синтезатор? Основное достоинство ручного проектирование - предсказуемость результатов на любом этапе проектирования. Поменяли что-нибудь (мелочь) в RTL, новый синтез дал абсолютно другие результаты по всему блоку. А при ручном - поменяли только то, что нужно, а не весь блок. Ну и плюс небольшой выигрыш по таймингу, пауэру и т.д. И используют свои САПРы для ручного проектирования.

Кол-во физдизайнеров - действительно зашкаливает за сотню (на больших процах).

[zzzzzzzz]

Откуда дровишки? - Сам принимал участие в проектах. ...

Так это Вы Nehalem трассировали??? вручную на 70%? У Вас, наверное, пальцев нету, стёрлись о мыша??

[yes]

Как-то наши с Вами опыты не очень-то совпадают!!! Пример - при использовании совершенно отстойной, стандартной либы Фарадей на 0.18 мкм UMC для ядра только пару месяцев назад получали более 1ГГц.

а если не секретно - какое АЛУ (что умеет делать)?

ну и до кучи в какой температуре?

было имплементировано или тесты на симуляторе?

ну а мой опыт чисто front-end, а затем передача китайцам, которые автоматом плэйсят/роутят. как я понял автора темы - у него нет физдизайнеров и расчитывать нужно на такой же флоу.

по поводу ячеек - да HP быстрее - но провода такие же, поэтому выигрышь будет раза в 2, а не в 10

по поводу 40нм TSMC - они ARM11 на 700МГц (LP, но там хитрая ЛП, с разными типами гейтов (затворов)) и этим страшно гордятся. это без всякой плавучки, а пути в плавучке обычно вдвое, ну или надо конвееризировать со страшной силой (в сопроцессоре, который я имплементирую 17 стэйжей)

[zzzzzzzz]

а если не секретно - какое АЛУ (что умеет делать)?

АЛУ в этом случае не было, в основном куча регистров. Под ядром я подразумевал не проц, а просто перевод core.

ну и до кучи в какой температуре?

-60 +125

ну а мой опыт чисто front-end, а затем передача китайцам, которые автоматом плэйсят/роутят. как я понял автора темы - у него нет физдизайнеров и расчитывать нужно на такой же флоу.

Ну нет, так не гоже. Доверять синтез топологии каким-то неизвестным людям можно только от безысходности, пмсм. Это не наши случаи. Обычно айсик делается "от и до". Тем более, что всегда есть аналоговые и ВЧ модули, без них не интересно...

по поводу 40нм TSMC - они ARM11 на 700МГц (LP, но там хитрая ЛП, с разными типами гейтов (затворов)) и этим страшно гордятся. это без всякой плавучки, а пути в плавучке обычно вдвое, ну или надо конвееризировать со страшной силой (в сопроцессоре, который я имплементирую 17 стэйжей)

Ну, пусть так. Хотя, не понятно чем там гордиться.... 700 МГц уже десять лет назад для процев получали, без всякой гордости. Спорить не хочу, лень.

[yes]

Ну нет, так не гоже. Доверять синтез топологии каким-то неизвестным людям можно только от безысходности, пмсм. Это не наши случаи. Обычно айсик делается "от и до". Тем более, что всегда есть аналоговые и ВЧ модули, без них не интересно...

когда АЗИК на 30М транзисторов делают два человека в сжатый срок - не до излишеств

[dxp]

Как раз в доке всё правильно. Именно от количества переключающихся вентилей ток и будет зависеть. Сквозняк ведь тоже только в момент переключения происходит. А остальное - только утечки (это некоторая константа в уравнении типа
Icc = Iут + Iпереключающегося вентиля х N переключающихся вентилей.

А где тут тогда ток перезаряда затвора? Ведь сказали же, что основной динамический ток идет на перезаряд затворов, т.е. сами вентили могут и не переключаться, но емкость затвора все равно у них перезаряжается.

Вот пример. Пусть есть 1000 ячеек, на входы которых подан сигнал с переключающегося вентиля, но вентиля в ячейках не перелючаются - скажем, сигнал разрешения нективен. При этом емкости затворов перезаряжаются. И вариант, когда ячейки перелючаются (сигнал разрешения активен) - т.е. плюс еще и сквозняки появляются. Какая составляющая динамического тока доминирует - от перезаряда емкостей затворов или от свозняков? Или это от технологии зависит?

[zzzzzzzz]

А где тут тогда ток перезаряда затвора? Ведь сказали же, что основной динамический ток идет на перезаряд затворов, т.е. сами вентили могут и не переключаться, но емкость затвора все равно у них перезаряжается.

Вот пример. Пусть есть 1000 ячеек, на входы которых подан сигнал с переключающегося вентиля, но вентиля в ячейках не перелючаются - скажем, сигнал разрешения нективен. При этом емкости затворов перезаряжаются. И вариант, когда ячейки перелючаются (сигнал разрешения активен) - т.е. плюс еще и сквозняки появляются. Какая составляющая динамического тока доминирует - от перезаряда емкостей затворов или от свозняков? Или это от технологии зависит?

Зависит. Но, в принципе, Вы правильно заметили, что перезаряд входа ячейки не обязательно сопутствует сквозным токам этой ячейки. Ну хорошо, давайте "разложим по полочкам".

Ток потребления складывается из:
- Ток перезаряда затворов переключающихся ячеек + сквозной ток этих ячеек
- Ток перезаряда затворов НЕ переключающихся ячеек, но подключенных входами к меняющемуся сигналу. При этом, у них не обязательно возникает сквозной ток (например, у двухвходовок)
- Ток перезаряда соединительных шин
- Ток перезаряда выходной емкости переключающихся ячеек
- Ток перезаряда паразитных ёмкостей внутри ячеек
- Ток перезаряда паразитных емкостей вне ячеек
- Ток перезаряда защитных узлов схем и ячеек
- Ток перезаряда ПАДов и соединительных проводников чипа
- Токи утечек как ячеек, так и спец. узлов, трасс

Практически получается, что основной ток дает перезаряд затворов.
Остальные токи меньше в разы, на порядок, и более, каждого типа.

Сквозной ток ячеек, как я писал ранее, можно значительно минимизировать.
Так что, потребление зависит и от технологии, и от схемотехники, и от топологии. От всего.

[asoneofus]

хороший сопроцессор с одинарной точностью - видяха, читать gpgpu - и не надо мучаться
8900 радеон переделка с нуля стоила примерно 8 млн не рублей во времена Словена и Росса
Чип в указанных сериях будет ... на 50 млн транзюков... по 65 - гдето около 15 уе в сотнях тыс, если Вы с улицы зашли

[bklv]

Здравствуйте Уважаемые Эксперты,
Не стал открывать новую тему, поскольку вопрос очень похож на тот, который здесь обсуждается...

Передо мной поставили задачу оценить стоимость разработки и производства ASIC проекта (фрагменты которого проверены в FPGA) и организовать его производство, если это будет экономически целесообразно

Проект состоит из:
1) 512 одинаковых модулей, размер каждого около 130KGates (520 тыс. транзисторов) (Оценка производилась в TSMC 90nm (slow.lib), взятой из закромов. При расчете площади использовались флип-флопы с логикой сканирования)
2) Простого модуля координирующего их работу (его размер несущественен)
3) Около 64 Pads (или даже меньше)
4) PLL (пока нет, но как я понимаю, без нее не обойтись т.к. надо от куда-то получить Clock - около 700MHz)
5) В проекте нет аналоговых модулей
6) В проекте не используются модули памяти
7) Ориентировочно - один Clock домен
Ориентировочно, партия может составить около 20000 чипов (в течение 2-х лет)

Уважаемые эксперты,
1) Первым возникает вопрос, а в какой технологии будет возможно реализовать проект
По самым грубым оценкам размер проекта 130KGates*512=67MGates + 15% (приблизительное увеличение площади после разводки) = 77MGates + площадь PLL + площадь PADs= ???
(Подскажите приблизительный размер PLL)
Предполагаю, что для TSMC 65nm GP площадь кристалла будет около 110 мм2
Как я понимаю, что чем выше площадь, тем меньше процент выхода годных микросхем
При использовании технологий 55nm, 45nm площадь будет меньше, но сильно возрастет стоимость фотошаблонов.
Возможно, для столь большой микросхемы будут проблемы с питанием и тепловыделением
Как можно оценить потребление питания микросхемы? Может лучше использовать LP библиотеку?
Какую технологию вы считаете наиболее целесообразной для партии около 20000 чипов?

2) Помогите оценить стоимость производства (для технологии, которую вы посоветуете)
Сколько будут стоить NRE, а сколько последующее производство одного чипа (включая тестирование, корпусирование...)
(Понимаю, что точную информацию может предоставить только производитель, но очень хотелось бы знать приблизительный порядок)

3) Подскажите, имеет ли смысл воспользоваться сервисом CyberShuttle или Multi-Layer Mask?
Сколько микросхем они предоставят, и в какую сумму это выльется
Подскажите, в чем суть MLM, за счет чего получается выигрыш в себестоимости?

4) Сколько может стоить PLL? Приблизительный порядок?
Какая обычная практика покупки IP? Платят один раз за право ее использования в неограниченном числе проектов или можно платить роялти за каждый чип?

5) Поскольку нет ни опыта, ни знаний в физическом дизайне (Floorplanning, Placement, Routing...), то это будет заказываться у сторонней фирмы.
Подскажите, как оценить, какой фирме можно доверить подготовку проекта к Tapeout, на что обращать внимание? На количество успешно реализованных чипов и использованные технологии? Как можно проверить слова фирмы, что у них действительно имеется такой опыт, не скрывают ли они, что чип ожил, например, после десятого tapeout
Если вы знаете хорошие, надежные фирмы, с которыми вы работали или работал кто из знакомых - подскажите, пожалуйста.

6) Подскажите порядок цен на подобные услуги, да, я понимаю, что все сильно зависит от проекта, от фирмы ее предоставляющей, но я предполагаю, что разброс цен не в десятки раз (10K$, 100K$, 1M$ ...)

7) Подскажите, как обычно происходит взаимодействие с фирмой осуществляющей физический дизайн?
Правильно я понимаю, что этой фирме надо предоставить полностью готовый netlist (включающий DFT, clock tree), а фирма возвращает .sdf и ... (хорошо бы знать, что они отдают)
С моей стороны проводится Gate-level моделирование с использованием .sdf, STA и после нескольких итераций получается окончательный проект
Уточните, пожалуйста, что я должен предоставить фирме и что она должна предоставить мне обратно?

8) Чип получается очень большой, а цена ошибки крайне велика, поэтому большую часть логического дизайна хочется отдать той же фирме, которая будет заниматься физическим дизайном (или возможно другой)
Подскажите, как грамотнее разбить задачу между мной и фирмой.
В любом случае я обязан предоставить RTL, Testbench, Testcases, скрипты синтеза модулей (поскольку откуда фирме знать, что является false path, каковы задержки, ...)
Но я не смогу предоставить окончательный RTL, я беспокоюсь за надежность RESET, за правильность использования Clock (генерация Clock, деление Clock), за подключение тестовых шин (чтобы была возможность изучения проблем функционирования устройства после Tapeout), за создание (или подключение) логики сканирования Pads (чтобы можно было определять неприпаянные к плате ножки). Еще надо будет добавить spare gates, чтобы было из чего исправлять возможные ошибки на следующих Tapeout

Я понимаю, что очень трудно что-либо советовать, не зная проект в деталях, не зная стиль работы компании, которая будет этим заниматься, но вдруг существуют некоторые стандартные подходы

9) Как вы думаете, каким может быть порядок цен на подобные услуги (понимаю, что почти невозможно оценить то, что само по себе не определено), но как вы думаете, начиная с какой суммы, фирма может заинтересоваться в такой работе.

10) Подскажите, каким образом построено взаимодействие TSMC с клиентами
Например, я хочу узнать их цены, что мне следует сделать?
На сайте TSMC приводится контактная информация только для того, чтобы стать клиентом
Наверно, кто-нибудь из вас является клиентом TSMC, подскажите, какие документы я должен предоставить TSMC чтобы наша компания им стала (я сомневаюсь, что TSMC делает клиентами первого встречного, тем более из России)
Правильно я понимаю, что цены могут узнать только их клиенты?

11) Мне кажется, что в России не так много фирм, предлагающих услуги физического дизайна и имеющих опыт работы с технологиями 65nm и меньше. Поэтому, скорее всего надо будет искать партнеров среди зарубежных фирм.
Я слышал, что многие зарубежные фирмы не особо хотят работать с российскими клиентами
Если у вас есть такой опыт, подскажите, каких ошибок лучше избегать?
Предоставляли ли вы потенциальным партнерам Company Profile с информацией о производимой продукции, ключевых заказчиках, руководстве, финансовой отчетности, сертификатах и т.д.? (такого документа пока нет, вопрос в том, надо ли его подготовить?)
Этот проект будет опираться на знания и опыт фирмы-партнера, поэтому хотелось бы, чтобы они не отмахнулись от письма, как от спама

Чем глубже вникаешь в проблему, тем больше возникает вопросов
Уважаемые эксперты, буду благодарен за любые советы.


PS: Если, вдруг, есть фирмы готовые к сотрудничеству - пишите на почту. Интересуют как логический, так и физический дизайн.
Особенно интересно сотрудничество с фирмами, находящимися в Петербурге

[zzzzzzzz]

...
Чем глубже вникаешь в проблему, тем больше возникает вопросов
....

Поэтому, и возникает резонность в таком ходе:
нанять грамотного ASIC-дизайнера (или фирму, но это более затратно) для решения всех этих предварительных вопросов.
А именно:
1. Анализ Вашего проекта, оценка возможности его минимизации и унификации модулей.
2. Выбор техмаршрута. Взаимодействие с ФАБом, получение-покупка библиотек и IP-модулей (или их разработка под задачу самостоятельно). Оценка ТЭ показателей. (Площадей, скоростей, мощностей, стоимостей и т.п.)
3. Разработка ТЗ, планов-сроков, объемов работ и кол-ва необходимых сотрудников.
4. Выбор фирмы-исполнителя, заключение договора и т.п.

На этот этап уйдет примерно 2-4 человеко-месяца.

Вот тогда, в итоге, вопросов останется совсем мало.

ПС. А фирм, готовых "похвастаться" разработкой чипа с 300 млн. транзисторов, и в мире по пальцам пересчитать можно.
Даже с аппаратной частью этого проекта будут "неожиданные" трудности. На каком компе проводить верификацию в разумные сроки, например?

[bklv]

ПС. А фирм, готовых "похвастаться" разработкой чипа с 300 млн. транзисторов, и в мире по пальцам пересчитать можно.
Даже с аппаратной частью этого проекта будут "неожиданные" трудности. На каком компе проводить верификацию в разумные сроки, например?

Спасибо, что отрезвили мои ожидания
Я подозревал, что будут проблемы с чрезмерной сложностью проекта

А до какой степени надо уменьшить сложность проекта, чтобы он выглядел реализуемым
Эта тема начиналась с обсуждения сопроцессора на 50 млн. транзисторов. Это разумная сложность?
До какой степени надо оптимизировать дизайн и урезать "неважную" функциональность?

Поэтому, и возникает резонность в таком ходе:
нанять грамотного ASIC-дизайнера (или фирму, но это более затратно) для решения всех этих предварительных вопросов.

Полностью согласен, что грамотный ASIC дизайнер решит эту задачу эффективнее и быстрее, но руководство сейчас стоит на распутье, а надо ли им это вообще. Реально ли сделать такой чип в принципе? Надо ли умерить аппетиты и урезать половину функциональности?
Мне в любом случае надо будет произвести самые общие расчеты

1. Анализ Вашего проекта, оценка возможности его минимизации и унификации модулей.

Если делать все грамотно, то конечно надо начинать с анализа проекта и минимизации, но реальность такова что начальство хочет БЫСТРОГО ответа, стоит ли игра свеч или нет. Дизайн написан другим человеком и на данный момент я фактически в нем не разбирался. По быстрым оценкам проект соптимизируется и по площади и по быстродействию, но на все нужно время.

Спасибо

[zzzzzzzz]

Спасибо, что отрезвили мои ожидания
Я подозревал, что будут проблемы с чрезмерной сложностью проекта

Проблемы после некоторого уровня сложности уже не увеличиваются.

А до какой степени надо уменьшить сложность проекта, чтобы он выглядел реализуемым
Эта тема начиналась с обсуждения сопроцессора на 50 млн. транзисторов. Это разумная сложность?
До какой степени надо оптимизировать дизайн и урезать "неважную" функциональность?

Пмсм, надо идти от размера кристалла. Меньше 100 мм кв. - нормально еще. В Вашем случае, например, вызывает сомнения объем модуля в полмиллиона транзисторов, в котором нет никакой памяти. Что-то странно большое для "прямого" алгоритма вычисления.

Полностью согласен, что грамотный ASIC дизайнер решит эту задачу эффективнее и быстрее, но руководство сейчас стоит на распутье, а надо ли им это вообще. Реально ли сделать такой чип в принципе? Надо ли умерить аппетиты и урезать половину функциональности?
Мне в любом случае надо будет произвести самые общие расчеты

Если делать все грамотно, то конечно надо начинать с анализа проекта и минимизации, но реальность такова что начальство хочет БЫСТРОГО ответа, стоит ли игра свеч или нет. Дизайн написан другим человеком и на данный момент я фактически в нем не разбирался. По быстрым оценкам проект соптимизируется и по площади и по быстродействию, но на все нужно время.

Ну, если настаиваете, то ответ такой (плюс-минус километр):
- срок выполнения всего ОКР до 3-4 лет;
- стоимость порядка (5-10) миллионов $.

Более точного ответа Вы здесь вряд ли получите, см. мой предыдущий пост.
Так как такой уточнённый ответ является результатом работы, стоящей несколько сот тысяч руб. (Хотя, чудеса случаются, конечно).

Если согласны на 1е7$, то я готов подумать о сборе команды классных спецов, и об отпуске за свой счет на 3 года на работе.

[BarsMonster]

Как я понимаю, что чем выше площадь, тем меньше процент выхода годных микросхем

Позволю себе дилетантскую вставку: имело бы смысл уметь отключать битые блоки от питания и не раздавать на них задачи, тогда у вас будет 95-99% годных чипов, в каждом 490-500 рабочих блоков :-)

Если скорость обмена данными у вас похоже небольшая, возможно будет выгоднее иметь меньше выводов, но с максимальной возможной по техпроцессу скоростью, и сэкономить на падах (и корпусировке).

[bklv]

В Вашем случае, например, вызывает сомнения объем модуля в полмиллиона транзисторов, в котором нет никакой памяти. Что-то странно большое для "прямого" алгоритма вычисления.

Все очень просто, это не реальный, а только оценочный дизайн, только для того, чтобы оценить предположительную максимальную стоимость.
Проект находится на самой начальной стадии, RTL написан под FPGA и не оптимизирован под ASIC. Блоки памяти присутствуют, но они заданы неявно. FPGA синтезатор их автоматически выделяет из RTL, а для ASIC это надо делать вручную.
В текущей (неоптимизированной) реализации имеется несколько небольших блоков памяти и они реализованы на регистрах (поскольку они маленькие, то не дадут значительной экономии площади в ASIC)

Ну, если настаиваете, то ответ такой (плюс-минус километр):
- срок выполнения всего ОКР до 3-4 лет;

Спасибо за Вашу оценку, правильно я понимаю, что оценка включает логический дизайн, физический дизайн и производство? (т.е. то, что происходит после получения чипа, не включалось)
Как я понимаю, на изготовление пластин уходит в пределах 6-7 недель (по данным MOSIS, но с оговоркой, для 0.13) + корпусирование и тестирование (по моим предположениям) не более 1 месяца
Итого производство первых образцов - 3 месяца
Если предусматривать 2 Tapeout, то дополнительно 2 месяца (изменение масок металлизации)
Я сомневаюсь, что солидная компания будет производить физический дизайн более 6 месяцев (с учетом моделирования и проверки возможных violations) + 1 месяц на ECO для второго Tapeout
Итого: физический дизайн и производство - 1 год (и это с очень хорошим запасом)
Правильно я понимаю, что на логический дизайн вы зарезервировали 2-3 года?
Или я ошибся в расчетах?

- стоимость порядка (5-10) миллионов $.

Правильно я понимаю, что ваша оценка сделана для партии 20000 чипов и включает как NRE, так и стоимость серийного производства?
NRE будет состоять из
а) стоимости логического дизайна
б) стоимости физического дизайна
в) стоимости IP (PLL)
г) стоимости лицензий на ПО (будет включаться в стоимость логического и физического дизайнов)
д) стоимости изготовления масок

Стоимость серийного производства будет определяться
а) стоимостью изготовления пластины
б) стоимость тестирования и корпусирования

Если обобщить написанное ранее другими участниками обсуждений

Смотря что, PLL в районе сотен тысяч.

Чтобы *изготовить* (плата фабу) первую партию нужно в районе миллиона долларов (на 65nm процессе).

Дано: 50 млн транзичторов

это примерно 140 мм2 по технологии 0.13
или примерно 60 мм2 по технологии 0.09

Выпуск на 300 мм пластине

На одной пластине по 0.13 будет примерно 400 кристаллов
по 0.09 будет примерно 1000 кристаллов.

Некая гипотетическая оценка стоимости одной пластины в массовом производстве (тут сложно сказать, так как при массовом заказе фабы обсуждают с каждым заказчиком это отдельно и общего прайса нет) но примерно будет оно стоить не менее 5000$ за пластину.

Итого стоимость кристалла по 0.13 будет 12$, по 0.09 будет 5$.

Далее тестирование (тест-хаус стоит примерно 20 000$ за час) минимум 0.5 секунды на кристалл (поставить/снять) т.е. тестирование одного чипа еще 2.5$.

Далее корпусирование 1 цент за вывод. Если у Вас 500 выводов, то еще 5$.

Тестирование в корпусе минимум 1 сек. т.е. еще 5$

Итого получаем, что по 0.13 готовая микросхема будет стоить 12+2.5+5+5 = 25.5$
по 0.09 будет стоить 5+2.5+5+5 = 17.5$

Для оценок плюс-минус километр этих данных будет достаточно
На 300 мм пластине поместится около 500 чипов площадью 110мм2
Стоимость 1 чипа = 5000$/500=10$
Стоимость тестирования 1 чипа (тест-хаус стоит примерно 20 000$ за час, минимум 0.5 секунды на кристалл) = 2,5$
Стоимость корпусирования 1 чипа (1 цент за вывод. 64 вывода)=64*0,01=0,64
Стоимость тестирования 1 чипа в корпусе (минимум 1 сек. на кристалл) = 5$
Будем считать, что стоимость тестирования и корпусирования для чипов по технологии 65nm в 1,5 раз дороже, чем для 0,13
Пусть процент выхода годных = 50% на этапе проверки чипа на пластине и 95% на этапе проверки чипа в корпусе (подскажите, правдоподобны ли числа?)
Итого, стоимость чипа=(10+2,5*1,5)*2+(0,64+5)*1,5*1,05=36,383$
Стоимость 20000 чипов = 20000*36,383=727660$ (800K$)

Изготовление масок потребует около 1M$
Во сколько выльется изготовление масок металлизации для второго Tapeout - не знаю, но поскольку говорят, что они значительно дешевле изготовления полного набора масок, пусть они будут стоить 200K$
Итого производство 20000 чипов = 1M$ + 800K$ + 200K$ = 2M$
Правдоподобны ли расчеты?

Zzzzzzzz, Вы исходили из подобных оценок?
Правильно ли я понимаю, что на логический и физический дизайн вы резервировали (3-8)M$

Более точного ответа Вы здесь вряд ли получите, см. мой предыдущий пост.
Так как такой уточнённый ответ является результатом работы, стоящей несколько сот тысяч руб. (Хотя, чудеса случаются, конечно).

Более точного, чем 3-4 года и 5-10 миллионов?
Даже в этой теме приводятся подробные ответы starley, masics, -=Sergei=-, yes, oratie, подробно описывающие разные стороны этой задачи
...так с миру по нитке... и обрисуется общая картина

Если согласны на 1е7$, то я готов подумать о сборе команды классных спецов, и об отпуске за свой счет на 3 года на работе.

Понимаете, я стараюсь быть реалистом, хотя пока у меня нет ясного представления всей задачи, но предлагаемые Вами 500$ за один чип - это явный перебор
В любом случае, спасибо за оценку времени и финансов

PS: Дорогу осилит идущий

Позволю себе дилетантскую вставку: имело бы смысл уметь отключать битые блоки от питания и не раздавать на них задачи, тогда у вас будет 95-99% годных чипов, в каждом 490-500 рабочих блоков :-)

Если скорость обмена данными у вас похоже небольшая, возможно будет выгоднее иметь меньше выводов, но с максимальной возможной по техпроцессу скоростью, и сэкономить на падах (и корпусировке).

Спасибо за совет
Я читал Вашу тему про "толстый техпроцесс". Возможно, в этой идее много полезного, но надо очень детально в этом разобраться
Система DFT в этом случае будет строиться по-другому, и будет много отклонений от мэйнстрима. Опасаюсь, что здесь лучшее - враг хорошего
Думаю, что для памятей этот подход отработан и решается на уровне BIST, а для отдельных модулей это не так целесообразно

[zzzzzzzz]

...Как я понимаю, на изготовление пластин уходит в пределах 6-7 недель (по данным MOSIS, но с оговоркой, для 0.13) + корпусирование и тестирование (по моим предположениям) не более 1 месяца
Итого производство первых образцов - 3 месяца
Если предусматривать 2 Tapeout, то дополнительно 2 месяца (изменение масок металлизации)
Я сомневаюсь, что солидная компания будет производить физический дизайн более 6 месяцев (с учетом моделирования и проверки возможных violations) + 1 месяц на ECO для второго Tapeout
Итого: физический дизайн и производство - 1 год (и это с очень хорошим запасом)
Правильно я понимаю, что на логический дизайн вы зарезервировали 2-3 года?
Или я ошибся в расчетах?

Вы слишком оптимистичны. На постановку задачи и уточнение деталей уйдет пара месяцев легко. Потом надо добыть всё необходимое (например, PLL) или разработать самим. Возможно, и библиотеку придется под себя делать. И память, конечно. На этот этап уйдет тоже месяцев 3-6. Потом сборка и верификация всего чипа - надо бы заложить еще 3 месяца.
Уже получается 8-11 месяцев. Плюс подготовка к производству - 1 м. Изготовление со сборкой и мериловкой - 3-4 м.
Так что, первый макетный образец будет где-то через 12-16 мес.

Пока он печется, делаются марахайки для исследований и измерений. Возможно, придется купить и наладить АИК под эту задачу.
Исследования образцов и чистка ошибок - кладите 2-3 мес.
Редизайн с подготовкой - 2-3 м
Опытные образцы будут уже через 16-22 м.
Хорошо, если это будет финалом разработки.
Наверняка, захотите потом какие-либо испытания.

Правильно я понимаю, что ваша оценка сделана для партии 20000 чипов и включает как NRE, так и стоимость серийного производства?
...

Правильно.
.....
Честно говоря, это лишь отдаленно напоминает "план жизни".
Конкретизировать что-то сейчас потенции почему-то не возникает, сорри.
Возможно, кто-то поддержит Ваши расчеты более энергично.

Не забудьте потом сроки и стоимости умножить эдак на пи/2.
И про зарплату работников с общим бюджетом порядка лимон руб. в месяц.

Удачи, само собой!

[bklv]

Потом надо добыть всё необходимое (например, PLL) или разработать самим. Возможно, и библиотеку придется под себя делать. И память, конечно. На этот этап уйдет тоже месяцев 3-6.

Возможно, мы друг друга не поняли...
В своем первом сообщении я писал, что логический и физический дизайны будут заказываться надежной сторонней фирме, (а далее я забыл дописать) у которой есть успешный опыт работы по технологии 65nm или более тонкой.
Подобная компания в любом случае использовала (или даже разрабатывала) различные IP (PLL, RAM), и в этом случае время уйдет только на покупку соответствующих IP у нее или ее партнеров.
Разработка собственной библиотеки - это перебор.

Потом сборка и верификация всего чипа - надо бы заложить еще 3 месяца.
Уже получается 8-11 месяцев. Плюс подготовка к производству - 1 м. Изготовление со сборкой и мериловкой - 3-4 м.
Так что, первый макетный образец будет где-то через 12-16 мес.

Подскажите, что вы подразумеваете под "мериловкой", что надо будет измерять?
Со сроками 12-16 месяцев согласен

В качестве примера опишу сроки работы в одной из забугорных компаний
1) Длительность этапа написания RTL, создания тестов и моделирования зависит от сложности разработки, количества новых модулей в создаваемом чипе (подразумевается, что чип далеко не первый). Объединю этот этап с написанием скриптов синтеза. Это занимает от 4-х месяцев и больше
2) За 1,5-2 месяца до заморозки RTL начинается предварительное размещение модулей. После заморозки RTL требуется 1,5-2 месяца на окончательную разводку и подготовку к Tapeout
3) Через 3-6 недель приходила первая партия чипов с производства
4) Запуск чипа и подготовка фиксов осуществлялись в течение месяца, и происходил выпуск второго Tapeout
5) В это же время чипы настраивались и проверялись на тестовых платах и готовились к демонстрации на выставках.
Это иллюстрирует, как все может быть в случае работы над проектом слаженной группы профессионалов
Но в данном случае все будет медленнее
(А на детальную оптимизацию проекта уйдет точно не один месяц и не два, и это до передачи проекта фирме)

Пока он печется, делаются марахайки для исследований и измерений. Возможно, придется купить и наладить АИК под эту задачу.
Исследования образцов и чистка ошибок - кладите 2-3 мес.
Редизайн с подготовкой - 2-3 м
Опытные образцы будут уже через 16-22 м.

Подскажите, что такое "марахайки" и "АИК", как это пишется?
Надеюсь, что компания, которая будет производить дизайн имеет соответствующее оборудование и вместо того чтобы его покупать можно будет сделать необходимые измерения за определенную плату у них или, что еще лучше, заказать этой фирме (правда я не совсем понимаю какие измерения потребуются)

Потому и хочется, чтобы фирма была надежная, чтобы не потребовался "редизайн с подготовкой"
Надеюсь, что максимум, что может потребоваться это изменение шаблонов металлизации без логического редизайна, иначе чипы начнут становиться золотыми (правда они и так получатся очень недешевыми)

Честно говоря, это лишь отдаленно напоминает "план жизни".

Спасибо, это уже напоминает план

[yes]

по всем пунктам не осилю,

размер чипа 100-150 мм2 не вызывает проблем (с выходом годных yeild и стоимостью) для технологий TSMC 90 и 40 нм, себестоимость (без NRE) в корпусе wirebond plastic BGA 17x17 меньше $15 в мелких партиях (10К). для 65 нм наверно тоже
для GP технологии столкнетесь с реальной проблемой теплоотвода, то есть понадобится нанимать специалистов для разработки корпуса (то есть их в любом случае нанимать, но работа серъезнее)
если в ПЛИС разогнали до 100 МГц, то есть возможность получить 700МГц на LP технологии 90 и мельче (опять же - получите дизайн кит и сразу сможете оценить/выбрать технологию)

разработку низкого уровня я бы поручал какому-то прикормленому при ФАБе дизайн центру, в любом случае работать напрямую ФАБ не будет, а услуги по дизайну стоят значительно дешевле масок

такое IP как PLL, наш дизайн центр дает бесплатно, по крайней мере никаких разговоров об его дополнительной стоимости я не слышал (это как бы входит в дизайн кит, вместе с ио-целами и т.п.)

-----------

то есть, я думаю, нужно выходить на дизайн центр и они все оценят (тут вопрос бизнеса, то есть торговли - начальные запросы могут сильно превышать результат договоренности)
выбирать метод работы, то есть какой маршрут будете оплачивать
опять же, кажется разумным отдать весь бэк-енд им - по цене вроде бы разницы нет (если нормировать на стоимость масок)
ну а для фронт энда понадобится только купить лицензии на тулы и зарплата, что опять же значительно дешевле масок, если не заниматься 10+ лет

----------

upd: есть еще "шатлы" multi-project wafer (MPW) runs, то есть мелкие партии, которые делаются по GDS-у, но сам никогда не пользовался.
подозреваю, что для продвинутых технологий сделать сложный чип таким способом маловероятно
http://www.mosis.com/

[zzzzzzzz]

... Разработка собственной библиотеки - это перебор.

Не всегда есть возможность купить то, что хочется. А на продвинутые техпроцессы - особенно. Делать самому или купить готовое - повод для размышлений и оценок.

Подскажите, что вы подразумеваете под "мериловкой", что надо будет измерять?

Подразумеваю тестирование параметров. А перед этим устаканивание всех вопросов с производителем по тестам. Это ж не только тест-вектор передать, но и многое другое. А правильная прога с первого раза редко получается, процесс отладки неизбежен.

... Это иллюстрирует, как все может быть в случае работы над проектом слаженной группы профессионалов ...

Ну да, осталось её только заинтересовать и нанять.
Ориентироваться на абсолютно позитивную историю не стоит. В планах должен жить компромисс.

Подскажите, что такое "марахайки" и "АИК", как это пишется?
Надеюсь, что компания, которая будет производить дизайн имеет соответствующее оборудование и вместо того чтобы его покупать можно будет сделать необходимые измерения за определенную плату у них или, что еще лучше, заказать этой фирме (правда я не совсем понимаю какие измерения потребуются)

АИК - автоматизированный измерительный комплекс.
"Марахайка", - жаргонное "стенд". Для проверок и измерений специфических параметров, которые проблематично измерить на АИК.
Возможно, ваша наемная компания и имеет абсолютно подходящее под задачу оборудование. А возможно, что и нет. Покупать или брать в аренду, или передать задачу кому-то еще - предмет анализа.

Потому и хочется, чтобы фирма была надежная, чтобы не потребовался "редизайн с подготовкой"

Под редизайном я подразумевал пересборку чипа с учетом выловленных багов и улучшений. Так что, он потребуется однозначно. С первого раза даже блины не получаются.

Надеюсь, что максимум, что может потребоваться это изменение шаблонов металлизации без логического редизайна, иначе чипы начнут становиться золотыми (правда они и так получатся очень недешевыми)

Оставьте такие надежды. Так не бывает для СБИС. Да и потом, всегда есть в жизни место для "ой!".

[bklv]

ну а для фронт энда понадобится только купить лицензии на тулы и зарплата, что опять же значительно дешевле масок, если не заниматься 10+ лет

Судя по всему, этой задачей буду заниматься только я один, максимум вдвоем с коллегой, но не более.
Мне было бы спокойнее сделать фронт энд на сколько хватит моих знаний и передать в сервис центр на доработку (или оценку работоспособности) (Раньше я никогда не занимался top-level, максимум фрагменты верхнего уровня)
Поэтому возникает вопрос, ВОЗМОЖНО ЛИ ОБОЙТИСЬ БЕЗ ЛИЦЕНЗИЙ?
Кто может потребовать предъявить их наличие?

Так или иначе, я буду взаимодействовать с:
1) Дизайн центром (напрямую)
2) ФАБой (ориентировочно TSMC) (косвенно, через дизайн центр)

Формально, для реализации фронт-энда нужны лицензии:
1) Симулятора (ModelSim или NCSim)
2) Design Compiler(Какие опции нужны по минимуму? DC Expert?)
3) Prime Time (можно ли без него?)

Реально мне нужно
1) Раздобыть Design Kit TSMC 65nm LP (как минимум slow.lib для Synopsys, но хотелось бы и Пады)
2) Заключить договор с Дизайн центром на: Бэк-энд, создание тестовых векторов, проверку чипа (то, что делают на стенде)
3) Сильно надеюсь, что договор на производство чипов на ФАБе, тестирование, корпусирование и т.д. может заключить дизайн центр (за небольшую плату), таким образом исключить дополнительные проблемы

Подскажите, пожалуйста, можно ли этого добиться БЕЗ НАЛИЧИЯ ЛИЦЕНЗИЙ? Есть ли у кого такой опыт? А если придется покупать лицензии, подскажите, что надо по МИНИМУМУ (все равно, ведь работать буду на Soft из закромов)?

выбирать метод работы, то есть какой маршрут будете оплачивать

Возможно, с моей стороны еще слишком рано спрашивать, какие маршруты бывают...
Подскажите, в общих чертах, что сюда может входить, какие ключевые слова (постараюсь по этим словам в инете что-нибудь найти)
Как я понимаю, туда входят
1) Весь back-end
2) DFT (как посоветуете, предоставить вставку скан-цепочек дизайн центру? Этим никогда не занимался, но читать умею ... или самому вставить? если буду делать сам, не потребуют ли с меня лицензию DFT Compiler?)
3) Генерация тестовых векторов (Никогда не пользовался TetraMAX ATPG. Стоит ли это сделать самому или поручить дизайн центру?)
4) Кто обычно осуществляет STA post-layout? Правильно я понимаю, что это может осуществить только разработчик проекта, поскольку только он знает является ли данный violation ошибкой или нет?
5) Подскажите, для больших проектов проводят gate-level post-layout SDF моделирование или обходятся только STA с использованием PT?
6)... подскажите, что еще может входить в маршрут

Требуется ли присутствие кого-либо из разработчиков проекта в Дизайн центре для оперативных ответов на возникающие вопросы? (т.е. требуется ли ехать в командировку?)

Ориентироваться на абсолютно позитивную историю не стоит. В планах должен жить компромисс.
...
Оставьте такие надежды. Так не бывает для СБИС. Да и потом, всегда есть в жизни место для "ой!".

А как хотелось бы надеяться...

Уважаемые Эксперты, Большое Вам Спасибо
Мало-помалу начинает обрисовываться последовательность действий, следуя которой можно изготовить чип