MUX recirculation synchronizer, на VHDL Опции

[zayac_pobegayac]

добре время суток.

нужно сделать MUX recirculation synchronizer на vhdl схема которого ниже.

пока сделал так:

Код

process(Clok)
begin

if Clok='1' and Clok'event then

  En0<=EnIN;
  En1<=En0;
  Data0(0)<=DataIN(0);
  Data1(0)<=Data0(0);

  if En1='0' then
   Data0(0)<=DataIN(0);
  else
   Data0(0)<=Data1(0);
  end if;  

end if;

end process;

DataOUT(0)<=Data1(0);

в результате синтеза - лишний триггер, портящий всю картину (второй рисунок - с RTL-viever'а Quartus)

хелп плиз !!!

Эскизы прикрепленных изображений

 

[disel]

В процессе под клоком 4 тригера, их квартус и реализовал, все по честному. Уберите лишнее из этого процесса в комбинационную логику.

en1 <= en when rising_edge(clock);
en_sync <= en1 when rising_edge (clock);

dout(0) <= a(0) when en_sync else b(0);
dout(1) <= a(1) when en_sync else b(1);