|
|
  |
Трассировка DDR-2 |
|
|
|
Aug 8 2010, 11:34
|
Участник

Группа: Участник
Сообщений: 64
Регистрация: 8-05-08
Пользователь №: 37 376

|
Доброго времени суток! Вот столкнулся с проблемой трассировки интерфейса DDR-2 памяти, в частности вопрос - так как линии адреса и контроля (A0-A13, RAS, CAS, BA0-BA2 и др.) относятся к классу SDR, нужно ли их уравновешивать по "клоку" относительно длины проводников? Заранее благодарен за помощь!
|
|
|
|
|
Aug 8 2010, 13:28
|

Lazy
     
Группа: Свой
Сообщений: 2 070
Регистрация: 21-06-04
Из: Ukraine
Пользователь №: 76

|
Цитата(mebious @ Aug 8 2010, 14:34)  Доброго времени суток! Вот столкнулся с проблемой трассировки интерфейса DDR-2 памяти, в частности вопрос - так как линии адреса и контроля (A0-A13, RAS, CAS, BA0-BA2 и др.) относятся к классу SDR, нужно ли их уравновешивать по "клоку" относительно длины проводников? Заранее благодарен за помощь!  Посмотрите - может пригодится "Hardware and Layout Design Considerations for DDR2 SDRAM Memory Interfaces"
Прикрепленные файлы
AN2910.pdf ( 547.22 килобайт )
Кол-во скачиваний: 668
--------------------
"Everything should be made as simple as possible, but not simpler." - Albert Einstein
|
|
|
|
|
Aug 8 2010, 21:44
|

Местный
  
Группа: Свой
Сообщений: 309
Регистрация: 18-04-08
Из: Томск
Пользователь №: 36 887

|
Если в лоб, то Вы можете сделать расфазировку в 2 раза больше, чем для шины данных. А так - зависит от фронта и тактовых частот, от количества нагрузок на линии: чип, пара чипов, модуль, группа модулей. Если у вас один чип, и общая длина трасс не превышает 2 дюймов, то можете рискнуть и не выравнивать. По крайней мере это актуально для DDR, и в большинстве документов, которые я читал было так написано. В жизни лучше расчет. Посмотрите на перекос фаз контроллера памяти на этих линиях, посмотрите время установления, время удержания ... Из этих цифр вы можете расчитать окно данных, в котором можно защелкивать данные без ошибок. Если оно большое, то незначительный перекос в шине адреса и сигналов управления по идее не должен сыграть большой роли. Обычно для расчета я пользуюсь простой формулой: 6.5...7 пс/мм - это время задержки при прохождении фронта по микрополосковой линии передачи на FR-4 с зеленкой. Весьма просто. Если у вас группа модулей или чипов, то тут всё хуже. При прохождении данных через модуль/чип емкость входа уменьшает крутизну сигнала, и следующий чип получит более расплывчатый фронт. Это актуально для шлейфовой топологии с ответвлениями. Тут лучше моделировать и смотреть глазковые диаграммы. Иначе это будет гадание на кофейной гуще. Можете сделать предварительный расчет влияния емкости буфера по [1]. Но на деле линейная емкость вывода взятая из документации отличается от нелинейной емкости с паразитными параметрами вывода в IBIS модели. IBIS придает моделированию существенно больший звон  чем просто линейная емкость. Кроме выравнивания подумайте о стеке слоев ПП, густоте расположения via при переходе с одного опорного слоя на другой, расположении блокировочных конденсаторов, возможных кросс помехах между близко расположенными линиями и ЭМС, если она для вас критична. 1. Г. Джонсон М. Грэхэм "Конструирование высокоскоростных цифровых устройств. Начальный курс черной магии".
--------------------
Кто сказал МЯУ?
|
|
|
|
|
Aug 9 2010, 16:16
|
Участник

Группа: Участник
Сообщений: 64
Регистрация: 8-05-08
Пользователь №: 37 376

|
Господа, благодарю всех за помощь! Информация которой вы поделились, весьма полезна!
|
|
|
|
|
Dec 5 2010, 07:30
|
Частый гость
 
Группа: Свой
Сообщений: 78
Регистрация: 15-08-06
Из: г. Таганрог
Пользователь №: 19 561

|
Рекомендации конкретного производителя процессора или ПЛИС без сомнения важны, но я считаю, что также стоит иметь ввиду рекомендации производителя микросхем памяти. Вот например рекомендации по трассировке DDR2 от Micron.
|
|
|
|
|
Dec 12 2010, 07:27
|

Местный
  
Группа: Свой
Сообщений: 396
Регистрация: 22-10-04
Из: Воронеж
Пользователь №: 962

|
Не понятно мне что делать с этой DDR2. C одной стороны имеем теорию от ti и фотографию embest-овской платы с резисторами, с другой стороны видим на фотографии boardcon-овской платы резисторов нет. Подкиньте пожалуйста ещё информации для размышления (может схемку кита какого-нибудь).
--------------------
всё можно наладить, если достаточно долго вертеть в руках /Законы Мерфи/
|
|
|
|
|
Dec 12 2010, 12:10
|

Lazy
     
Группа: Свой
Сообщений: 2 070
Регистрация: 21-06-04
Из: Ukraine
Пользователь №: 76

|
Цитата(Yra @ Dec 12 2010, 11:27)  Не понятно мне что делать с этой DDR2. C одной стороны имеем теорию от ti и фотографию embest-овской платы с резисторами, с другой стороны видим на фотографии boardcon-овской платы резисторов нет. Подкиньте пожалуйста ещё информации для размышления (может схемку кита какого-нибудь). Встечал несколько референс-дизайнов - тоже без резисторов. В основном это дизайны с 1 чипом DDR-2. Встречал и с 1-м чипом и резисторами Сам ставил в свои проекты как надо, в конечном счете их можно и не паять. Вообщем - HyperLynx Вам поможет.
--------------------
"Everything should be made as simple as possible, but not simpler." - Albert Einstein
|
|
|
|
|
Dec 12 2010, 20:50
|

Местный
  
Группа: Свой
Сообщений: 396
Регистрация: 22-10-04
Из: Воронеж
Пользователь №: 962

|
Укажите на принципиальные отличия (если таковые есть) в подходе проектирования платы под DDR и под DDR2. Вот подробнейший мануал для DDR. На что мне нужно обратить внимание?
--------------------
всё можно наладить, если достаточно долго вертеть в руках /Законы Мерфи/
|
|
|
|
|
Mar 23 2011, 20:47
|
Частый гость
 
Группа: Свой
Сообщений: 78
Регистрация: 15-08-06
Из: г. Таганрог
Пользователь №: 19 561

|
Цитата(_Макс @ Mar 23 2011, 22:13)  У меня в трассах длина колеблется от 14 до 24 мм. Память DDR2-333. В даташите на проц. написано, что нужно выравнивать до 2.54 мм. Так ли это важно на таких частотах? Ведь 10мм это 6*10 = 60пс. Период клока - 6нс. Так ли важен этот 1%? Может обойтись без выравнивания? Ведь каждый изгиб на трассе это отражение, а резисторов у меня нет. Что скажете? Чем рискнуть, целостностью сигналов или задержкой? По-моему 10 мм (в 4 раза больше нормы) это многовато. Ведь даташиты на процы не дураки пишут и про все эти периоды клоков и скорости распространения сигналов им известно. Для микросхем памяти тоже подобные разбросы указаны. Вот здесь как раз обсуждали http://electronix.ru/forum/index.php?showt...=58631&st=0 DDR-2 и есть там мнения, что "реально и равнять не надо", но я бы не стал к ним прислушиваться. А резисторы для DDR-2 вроде и не требуются.
|
|
|
|
|
Mar 23 2011, 21:12
|

Lazy
     
Группа: Свой
Сообщений: 2 070
Регистрация: 21-06-04
Из: Ukraine
Пользователь №: 76

|
Цитата(Alexer @ Mar 24 2011, 00:47)  По-моему 10 мм (в 4 раза больше нормы) это многовато. Ведь даташиты на процы не дураки пишут и про все эти периоды клоков и скорости распространения сигналов им известно. Для микросхем памяти тоже подобные разбросы указаны. Вот здесь как раз обсуждали http://electronix.ru/forum/index.php?showt...=58631&st=0 DDR-2 и есть там мнения, что "реально и равнять не надо", но я бы не стал к ним прислушиваться. А резисторы для DDR-2 вроде и не требуются. По-хорошему для всех DDR желательно дампинг резистор + терминирующий резистор Но встречал проекты как вообще без них, так и только с дампинг резисторами. В одном проекте далалось вообще без резисторов - просто повторили топологию на референсном ките. В другом (более серьезном), несмотря на референсный проект, решили перестраховаться - сделали по полной. В обоих случаях работает. На самом деле догмы нет - рекомендации производителя и гиперлинкс помогут.
--------------------
"Everything should be made as simple as possible, but not simpler." - Albert Einstein
|
|
|
|
|
Mar 25 2011, 15:44
|
Знающий
   
Группа: Участник
Сообщений: 691
Регистрация: 24-05-07
Пользователь №: 27 945

|
Цитата(Uree @ Mar 25 2011, 16:48)  Скрины примеров трассировки ДДР2: Спасибо большое! Чувствую облегчение, когда понимаю, что выравнивание можно не делать  Какой у вас был разброс длин проводников максимальный? Какую-то диф пару, клок наверное, вижу вы всетаки равняли. И как у вас получается что линии выходят идеально паралельно из кристала? Или это ПЛИС? Потому-что у меня из-под процессора совсем другой порядок линий чем на ИС памяти, возникают переплетения с переходами на альтернативные слои для разводки. У вас все как-то уж очень идеально)
Сообщение отредактировал _Макс - Mar 25 2011, 17:00
|
|
|
|
|
Mar 25 2011, 20:12
|

Lazy
     
Группа: Свой
Сообщений: 2 070
Регистрация: 21-06-04
Из: Ukraine
Пользователь №: 76

|
Цитата(_Макс @ Mar 25 2011, 18:44)  Спасибо большое! Чувствую облегчение, когда понимаю, что выравнивание можно не делать Какой у вас был разброс длин проводников максимальный? Какую-то диф пару, клок наверное, вижу вы всетаки равняли. И как у вас получается что линии выходят идеально паралельно из кристала? Или это ПЛИС? Потому-что у меня из-под процессора совсем другой порядок линий чем на ИС памяти, возникают переплетения с переходами на альтернативные слои для разводки. У вас все как-то уж очень идеально) Открою страшную тайну... данные можно перемешивать в пределах группы LDQS или UDQS, например :-) Тогда и красиво все ляжет... Кроме этого, LDQS и UDQS можно менять местами вместе с данными, к которым они относятся... Поговорите со схемотехником - за пачку коньяка или литр сигарет пойдет навстречу :-)
--------------------
"Everything should be made as simple as possible, but not simpler." - Albert Einstein
|
|
|
|
|
Mar 25 2011, 20:49
|
Знающий
   
Группа: Участник
Сообщений: 691
Регистрация: 24-05-07
Пользователь №: 27 945

|
Цитата(Victor® @ Mar 25 2011, 22:12)  Открою страшную тайну... данные можно перемешивать в пределах группы LDQS или UDQS, например :-) Тогда и красиво все ляжет... Кроме этого, LDQS и UDQS можно менять местами вместе с данными, к которым они относятся... Поговорите со схемотехником - за пачку коньяка или литр сигарет пойдет навстречу :-) Вы гений! Как это правильно настроить в AD? У меня всегда было туго со свапингом.
|
|
|
|
|
May 2 2011, 14:13
|
Местный
  
Группа: Свой
Сообщений: 317
Регистрация: 25-09-06
Пользователь №: 20 651

|
в продолжении темы .... Есть ряд вопросов .. изучаю как ДДР2 подключен к одному из рефернс дизайнов , узрел такой вот вариант разводки синхро-сигналов (см картинку) Смущает то, что дифпара DCLK разведена очень тщательно, а вот дифпары DQS1 и DQS0 вообще как будто и не дифпары вовсе (непонятно чего добивались таким выравниванием) Ваши предположения ... Есть какой то глубинный смысл ? чего я не знаю ? И к стати, в приведенных выше примерах разводки, от Uree например, не вижу чтобы синхронизации было уделено отдельное внимание ... Это исходит от предположения что на таких коротких дистанциях в принципе можно забить? Использовались ли спец материалы ? типа роджерса для изготовления плат или на FR4 всё сделано ? Буду рад любым советам
Эскизы прикрепленных изображений
|
|
|
|
|
May 2 2011, 16:04
|
Местный
  
Группа: Свой
Сообщений: 317
Регистрация: 25-09-06
Пользователь №: 20 651

|
Цитата(Uree @ May 2 2011, 18:40)  Такое впечатление, что конструктор референса рекомендаций ДДР-2 не видел в принципе... Оно конечно можно попробовать, но я бы так рисковать не стал... Какой именно синхронизации Вы не увидели в моих дизайнах? Я ведь уже писал - как правило разброс длин/времен без каких-либо доп.мер укладывается в допустимые границы. Зачем же я буду крутить дополнительный "колбасы"? И никаких спец. материалов, обычный FR-4 во всех дизайнах. Ну может быть высокотемпературный, но не уверен. А как же волновое сопротивление ? Ведь очень важно (судя по многим рекомендациям) выдержать сопротивление дифпары 100 ом а проводника 50 ом. ... Если не секрет какой стек слоёв используете ? точнее даже не весь стек интересует , а размеры проводника (высота ширина ) и расстояние до опорного слоя ?
|
|
|
|
|
May 2 2011, 21:48
|
Знающий
     
Группа: Свой
Сообщений: 5 223
Регистрация: 25-04-05
Из: Z. Gora
Пользователь №: 4 480

|
Цитата(arexol @ May 2 2011, 18:04)  А как же волновое сопротивление ?
Ведь очень важно (судя по многим рекомендациям) выдержать сопротивление дифпары 100 ом а проводника 50 ом. ... Это кому вопрос - мне или неизвестному референс-дизайнеру?  Цитата(arexol @ May 2 2011, 18:04)  Если не секрет какой стек слоёв используете ? точнее даже не весь стек интересует , а размеры проводника (высота ширина ) и расстояние до опорного слоя ? Оптимально-минималистический  Медь 35мкм, препрег ~0.12мм. Одиночные трассы 0.125мм - 60 Ом импеданс. Пары 0.125/0.175мм трасса/зазор - 103 Ома. Это все рассчетное, понятное дело. В производстве где-то так же и получается. А насчет выдержать и особенно 50 Ом - помоделируйте на разных импедансах одну и ту же пару драйвер-приемник. Разница конечно есть, но не такая большая, чтобы приводить к неработоспособности памяти. Особенно учитывая специфику дизайнов - процессор, 2-4 чипа памяти, минимальные расстояния, без сложных топологий, наподобие "деревьев" на материнках компов. Ну и без расширенного диапазона рабочих режимов, совместимости кучи разных модулей, оверклокинга и т.п. компутерных наворотов.
|
|
|
|
|
May 3 2011, 05:47
|
Знающий
   
Группа: Свой
Сообщений: 652
Регистрация: 3-08-05
Из: Saint-Petersburg
Пользователь №: 7 318

|
Цитата(arexol @ May 2 2011, 20:04)  А как же волновое сопротивление ?
Ведь очень важно (судя по многим рекомендациям) выдержать сопротивление дифпары 100 ом а проводника 50 ом. ... Если не секрет какой стек слоёв используете ? точнее даже не весь стек интересует , а размеры проводника (высота ширина ) и расстояние до опорного слоя ? Если при трассировке используются тесно связанные дифпары, то получить одновременно простое сопротивление 50 Ом с дифференциальным 100 Ом нереально. Тесно связанные - где расстояние между парами примерно равно или чуть больше ширины проводников. Придется выбирать, что важнее.
|
|
|
|
|
May 3 2011, 13:10
|
Местный
  
Группа: Свой
Сообщений: 317
Регистрация: 25-09-06
Пользователь №: 20 651

|
Цитата(Uree @ May 3 2011, 00:48)  Оптимально-минималистический  Медь 35мкм, препрег ~0.12мм. Одиночные трассы 0.125мм - 60 Ом импеданс. Пары 0.125/0.175мм трасса/зазор - 103 Ома. Это все рассчетное, понятное дело. В производстве где-то так же и получается. А насчет выдержать и особенно 50 Ом - помоделируйте на разных импедансах одну и ту же пару драйвер-приемник. Разница конечно есть, но не такая большая, чтобы приводить к неработоспособности памяти. Особенно учитывая специфику дизайнов - процессор, 2-4 чипа памяти, минимальные расстояния, без сложных топологий, наподобие "деревьев" на материнках компов. Ну и без расширенного диапазона рабочих режимов, совместимости кучи разных модулей, оверклокинга и т.п. компутерных наворотов. Вот типа такого у Вас значит .. (см рисунок) Да.. а я вот кровь из носу пытался чтоб 50 ом и 100 были .. но как заметил vinic действительно надо выбирать. ( или согласится с шириной обычного проводника в 0.2 мм что неприемлемо). спасибо за советы  ps. ну и если даже вот тот рефернс дизайн работает, значит заработает без особых проблем (там тоже 0.125 проводник но дифпары 1,6 толщиной и в рекомендациях указывают чтоб по толще клоковые линии были .. ) но сам дизайн не соответствует их же рекомендациям ...
Эскизы прикрепленных изображений
|
|
|
|
|
Aug 3 2011, 10:12
|
Частый гость
 
Группа: Свой
Сообщений: 132
Регистрация: 28-03-08
Из: Санкт-Петербург
Пользователь №: 36 306

|
Цитата(Uree @ Aug 3 2011, 12:46)  Это с чего вдруг нельзя соблюдать все требуемые импедансы на одном слое? Хотя ВСЕ конечно трудно(попробуйте сделать например 10 Ом или 150 Ом), но обычно используемые - точно можно. Стандартный пример, шаг BGA 1 мм, VIA 0,6/0,3, трасса 0,13 . т е ширину и толщину фольги мы уже не меняем. как сделать 50 Ом на одиночном и 100 на дифф паре. в одном слое? Выше об этом уже писали...
|
|
|
|
|
Aug 3 2011, 10:22
|
не указал(а) ничего о себе.
     
Группа: Свой
Сообщений: 3 325
Регистрация: 6-04-06
Пользователь №: 15 887

|
Цитата(Enzo @ Aug 3 2011, 12:13)  Интересная тема про слабосвязанные дифф. пары. В референс дизайнах, которые мне попадались, использовались сильно связанные дифф. пары, при том что сигналы разводились в этом же слое. Я так понял, что сильносвязанные повсюду используются только потому, что у них расстояние меньше, и они повсюду пролезают. Я сейчас делаю проект, где есть микс из тех и других, тоже на одном слое.
|
|
|
|
|
Aug 4 2011, 05:22
|
Частый гость
 
Группа: Свой
Сообщений: 132
Регистрация: 28-03-08
Из: Санкт-Петербург
Пользователь №: 36 306

|
Цитата(vicnic @ May 3 2011, 09:47)  Если при трассировке используются тесно связанные дифпары, то получить одновременно простое сопротивление 50 Ом с дифференциальным 100 Ом нереально. Тесно связанные - где расстояние между парами примерно равно или чуть больше ширины проводников. Придется выбирать, что важнее. UREE, я говорю о ситуации описанной выше...
|
|
|
|
|
Aug 4 2011, 08:10
|
Знающий
   
Группа: Свой
Сообщений: 756
Регистрация: 14-08-07
Из: Москва
Пользователь №: 29 765

|
Цитата(Uree @ Aug 4 2011, 11:43)  Больше даже на 3-х кратный зазор похоже. Поэтому можно начинать спорить, называть ли такую пару сильно связаной, или это уже слабо связаная  Проводник 0,12 зазор 0,3. Цитата(Uree @ Aug 4 2011, 11:43)  можно начинать спорить, называть ли такую пару сильно связаной, или это уже слабо связаная  А вот вопрос(ко всем), можно ли вообще считать пару сильносвязанной если она лежит над плоскостью земли и часть поля (причем значительная) замыкается на землю, а не на оппозитный проводник? В 90% случаев все платы такие. Я думаю - нет  Кстати, фирма PMC sierra в своих рекомендациях, для SONET/SDH игрушек, требует выдерживать импеданс проводников в паре 50Ом. А про дифф. импеданс не говорит ничего
|
|
|
|
|
Aug 4 2011, 08:35
|
Знающий
   
Группа: Свой
Сообщений: 652
Регистрация: 3-08-05
Из: Saint-Petersburg
Пользователь №: 7 318

|
Цитата(Ant_m @ Aug 4 2011, 12:10)  Проводник 0,12 зазор 0,3. А вот вопрос(ко всем), можно ли вообще считать пару сильносвязанной если она лежит над плоскостью земли и часть поля (причем значительная) замыкается на землю, а не на оппозитный проводник? В 90% случаев все платы такие. Я думаю - нет  Кстати, фирма PMC sierra в своих рекомендациях, для SONET/SDH игрушек, требует выдерживать импеданс проводников в паре 50Ом. А про дифф. импеданс не говорит ничего  Мне кажется надо плясать от основ теории: влияют ли параметры одного проводника на характеристику соседнего проводника? Если да и это надо учитывать, то исходим из того, что тесно связаны. Банально: главное - нет единой рекомендации, каждый работает с конкретной микросхемой, смотрит принцип работы и рекомендации. Отсюда строит свой проект.
|
|
|
|
|
Nov 21 2011, 11:06
|

Частый гость
 
Группа: Свой
Сообщений: 153
Регистрация: 5-03-05
Из: Москва
Пользователь №: 3 098

|
Цитата(Uree @ Nov 21 2011, 14:37)  Правда непонятно при чем тут DDR2, там последовательное согласование как правило не нужно вообще. Как не нужно? Почему в доках ничего про это нет? Т. е. там нет категоричного ставить или нет. Чем руководствоваться, чтобы не ставить?
|
|
|
|
|
  |
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|