Передача данных из Design в Editor Опции

[vts]

При Export Physical к названиям микросхем добавляются названия глобальных цепей питания, которые появляются в Editor. Их нельзя изменить, а только полностью удалить. Пробовал удалять эти суффиксы в pstchip тоже не помогает. Подскажите где определяется это автоматическое добавление. Предполагаю что в Design-е, но пока не могу вычислить где. Заранее спасибо.

[Uree]

Первый раз слышу такое. А как выглядит у Вас информация о компоненте?

[vts]

Вот так.

Сообщение отредактировал vts - Sep 22 2011, 07:26

Эскизы прикрепленных изображений

 

[Uree]

И что не так в информации? Рефдез нормальный, DD8, без никаких дополнений. Корпус TQFP100 тоже.
Дописаным оказался Device Type - уникальный атрибут. Но он нужен при определении моделей для SI, так что можете не обращать на него внимания.
Ну а то, что Вы сгенерировали автосилк не разобравшись, что Вам нужно и зачем... Трудно помочь. Видимо надо читать доки Я например автосилком в принципе не пользуюсь, остальных информаций хватает.

[vts]

С автосилком я слегка перестарался согласен. Но меня интересует Device Type-> Value = ATXMEGA384A1-AU-AVCC=3V3,GND=GA. Я предполагал использовать это для создания монтажных и контрольных карт, а это значение не соответствует тому что написано на корпусе микросхемы. Или для данных целей используют другие методы?

[Uree]

Записывайте название компонента от производителя в Value и не будет никаких проблем.

[vts]

Value почему-то не передается из Design в Editor.

[Uree]

Чето у Вас в консерватории проблемы... У меня все передается для обоих маршрутов.

[vts]

Скорее в настройках Package-XL, так как когда вручную в файле pstchip набиваю VALUE='ATxmega', то Editor воспроизводит это, но этой строки в файле после Export Physical нет. Хотя в Design-е в атрибутах микросхемы есть. Осталос выяснить где-же эта собака закопана.

[vts]

Ура победил! Дело действительно было в настройках Packager-XL. В Project manager-> Setup-> Tools->Packager->Setup в окне Component Definition добавил VALUE и вопрос разрешился. Я надеялся что такие настройки должны быть дефолтными и интересно, где-нибудь более менее основательно формулируется назначение разнообразных настроек и правила их использования (это относится не только к Packager-XL но и к другим tools-ам) ведь новичку тяжело сразу разобраться в это океане настроек. У меня сложилось впечатление, в User Guide-ах что прописаны только часть настроек. А где искать полное собрание сочинений?
Подскажите еще можно ли отключить вывод номеров пинов у дискретных элементов?
Где можно настроить чтобы Gnd в Editor-е соединялась линиями как и другие Nets, а не "песочными часами"?

Сообщение отредактировал vts - Sep 23 2011, 07:47

[Uree]

Ну странно это... Изначально ничего не меняя в установках упаковщика получаю всю инфу со схемы в РСВ. Какие-то странные у Вас настройки, непонятно когда измененные.





Опция No Rat (песочные часы) включается автоматом для цепей у которых установлено свойство Voltage. Хотите видеть линии(непонятно правда зачем) - удалите напряжение. При следующем импорте упаковки все равно опять втянется.

[Ant_m]

Может кто сталкивался: внезапно™ при Backannotation начали выскакивать предупреждения, в количестве 200+ штук, такого вида:

Код

Property PNN attached to net @design_lib.\abc\(sch_1):test<2> not annotated on the schematic as no existing placeholder was found
Property PNN attached to net @design_lib.\abc\(sch_1):test<1> not annotated on the schematic as no existing placeholder was found
Property PNN attached to net @design_lib.\abc\(sch_1):test<0> not annotated on the schematic as no existing placeholder was found

Help говорит свойство PNN добавляет Packager_XL, когда название логической цепи отличается от физической. Но названия везде совпадают!


Что с этой гадостью можно сделать?

[Uree]

Я игнорировал...

[vts]

Я обратил внимание на на то что если вводить свойство в схеме то фон ячейки этого свойства белый и это свойство можно удалить. На приведенном Вами примере микросхемы фон серый и недоступен для удаления. Предполагаю что это свойство взято из *.ptf. Может быть это является критерием для Packager при передаче данных из Design в Editor.
Аналогично я сделал и свойство TOL чтобы вводить допуски в схеме, а раньше его там не было. Теперь я научился определять новые свойства для передачи их из схемы. Осталось научиться настраивать Editor чтобы он воспринимал эти свойства, так как пока я передаю только такие которые прописаны в Layout->Labels.
Может я повторюсь, но можно ли отключить вывод номеров пинов в схематике у дискретных элементов?

[Ant_m]

Может я повторюсь, но можно ли отключить вывод номеров пинов в схематике у дискретных элементов?

Making Pin Numbers Invisible by Default
To make the pin numbers on a component invisible by default:

Add the $PN=# placeholder property on the pins on the symbol for the component.

Before you add the component on the schematic, set the Pin Property Visibility option to Invisible in the Text tab of the Design Entry HDL Options dialog box.
After you package the design, the pin numbers will remain invisible on the schematic. The $PN=# property becomes $PN=<pin_number>. If you now change the visibility of $PN property to Value, the pin number will become visible on the schematic.

[vts]

Ant_m спасибо, действительно работает!

[Ant_m]

Не получается передать свойства компонента из PCB Editor в Design Entry.
В результате в схеме либо ничего не меняется. Либо, если компонент был добавлен в PCB, на схему он выгружается с пустыми полями атрибутов, кроме LOCATION. В результате feedback вылетает с ошибкой.
Требуется передать 2 аттрибута: VALUE и PART_NUMBER. Мучаюсь уже второй день
Как с этим бороться?

Ниже собственно процесс:

Свойства компонента на плате:


Настройки packager - свойства VALUE и PART_NUMBER добавлены.


таблица Property Flow Setup (не знаю зачем она нужна, никакого влияния не заметил)


Делаю Design diffirence - показан добавленный конденсатор.


Через менюшку внесения изменений размещаю конденсатор на схеме - атрибуты не заполняются!!!!



Делаю import physical, естественно он затыкается на feedback и пишет:

****************************************
* Starting to assign physical parts. *
****************************************

#1 ERROR(SPCOPK-1053): Cannot find a ppt part that matches the instance pro~
perties.
Ppt Name: CAPACITY_EL
Schematic instance: @DESIGN_LIB.8XFE(SCH_1):PAGE1_I113@8XFE.CAPACI~
TY_EL(CHIPS)
Physical Path: @design_lib.\8xfe\(sch_1):page1_i113@8xfe.capacity_~
el(chips)
INFO(SPCOPK-1063): Property Name: PART_NUMBER
Property Value:
INFO(SPCOPK-1063): Property Name: JEDEC_TYPE
Property Value:
INFO(SPCOPK-1063): Property Name: VALUE
Property Value:
INFO(SPCOPK-1441): 1 errors detected
INFO(SPCOPK-1443): 2 warnings detected
INFO(SPCOPK-1448): Use Tools->Markers->Packager in ConceptHDL to highlight ins~
tances for the errors/warnings reported.

[vitan]

Ant_m
А главное не сказали... Он есть в PPT?

[Ant_m]

Есть конечно. Все компоненты добавлются только существующие.
PPT не находится потому что из PCB Editor поле PART_NUMBER приходит пустое. Вопрос в том как это свойство заполнить.

[vitan]

Есть конечно. Все компоненты добавлются только существующие.
PPT не находится потому что из PCB Editor поле PART_NUMBER приходит пустое. Вопрос в том как это свойство заполнить.

А ограничение на длину там стоит правильное?
Другие детальки передаются?

[Ant_m]

Про ограничению - не знаю, не сталкивался. Длинна свойств 20 - 30 символов. (И если это длинна, то почему поле VALUE с длинной 3-5 символов тоже не передается?).
Другие детальки не пробовал. Изменяются/добавляются только 2 компонента - конденсаторы разных типов.

[vitan]

Ограничение задается, найдите его и проверьте, вдруг неправильное стоит. Ну и другие детальки тоже проверить не мешает. А почему вообще все наоборот делаете, зачем два дня мучиться, когда можно на схему выставить и экспортнуть?

[Ant_m]

Ограничение на длинну я нашел, выставлено 31 символ.
С другими детальками проверить сложнее, эти конденсаторы добавлются в процессе работы с Power Integrity. Но думаю что и с остальными тоже, я попробовал добавить компонент через Logic->Part list, Schematic components и компонент добавляется без поля VALUE.
На схему заранее их ставить очень не удобно, требуемое количество неизвестно, придется делать кучу иттераций: моделирование-добавление в схему-моделирование-удаление лишних. А ставить с запасом тоже вызывает проблему - поиска и удаления ненужных конденсаторов.
Мне интересно знать это только у меня такая проблема или вообще в софте?

[vitan]

А, я забыл что Вы с power integrity ковыряетесь... Вы так и не написали, как проблема решилась. Видимо, она окончательно не решилась, и из-за этого теперь вылезла и данная проблема. Если через schematic components добавляется без value, то явно проблема не в процессе трансляции. Дальше не знаю, что и сказать... От Вас нужно больше информации.
Все-таки я бы попробовал просто выставить пару левых компонентиков без power integrity, чтобы сузить круг поиска.

[Uree]

Вот скажите мне, где Вы увидели, что при бэканнотации вообще компоненты должны добавляться на схему? Вы сейчас используете какую-то дыру в софте, которая позволяет это делать и требуете, чтобы она работала правильно...

Из хэлпа:

"Backannotating to Allegro Design Entry HDL or System Connectivity Manager

When you swap gates, change properties and constraints, rename reference designators and execute netlist-driven engineering change orders (ECOs) to a layout (that cause it to become logically out of synchronization with its associated schematic), you need to communicate those changes back to the schematic. This process is called backannotation.

Backannotating documents changes to reference designators and physical pin numbers, as well as, properties specified by pxlBA.txt. To perform properly, the design logic and physical layout must match. If parts exist in the schematic that are not in the design (or vice versa) or if schematic connectivity does not match the physical layout, the layout editor identifies these differences.

If you use logic/net logic to create, rename, or remove nets and assign or unassign pins to them, these changes cannot backannotate to the schematic or logic design files. In System Connectivity Manager, only those properties specified in the Setup dialog box in the Property Flow section are also chosen in the backannotate."

Ни о каком добавлении компонентов на схему речь не идет.

[Ant_m]

Uree эта "дыра" в софте называется Design Synchronization. И я не говорил что использую для этого backannotation. Хотя backanotation и входит в процесс синхронизации.
Можете сами проверить:
Добавьте на плату компонент, Logic -> Part logic
Потом запустите Design diffirences...
Вылезет окошко примерно такого вида, в котором указано что есть компонент на плате, но его нет на схеме.


Запускаете синхронизацию схемы: Sync -> Update Design Entry schematic, соглашаетесь на добавление компонента в схему.
Желательно перед этим иметь запущенный Design Entry, иначе вас попросят его запустить.
Потом в окошке выбираете компонент, жмете Execute и в Design Entry выбираете место куда его поставить.


Но проблема в том что компоненты выгруженные таким образом не имеют необходимых свойств. (VALUE, PART_NUMBER).

Все-таки я бы попробовал просто выставить пару левых компонентиков без power integrity, чтобы сузить круг поиска.

Уже попробовал - случайно удалил резистор из схемы, выгрузил его из платы. Все точно также, свойств нет.
И это точно не проблема связанная с Power Integrity. Оно работает, в чем была причина тогда, я не понял.

[Uree]

Vitan, прошу прощения, был не прав. Но в хэлпе действительно не найти упоминаний о процедуре добавления компонентов "в обратном направлении".
А на самом деле все работает, неудобно, но работает.
Что именно неудобно: в случае проекта Concept HDL - Allegro PCB и библиотек для такого маршрута мало стандартных настроек для проектирования в прямом направлении. Чтобы добавлять компоненты, определенные в либах, с их атрибутами, нужно принудительно в настройках проекта указать пути ко всем PTF-файлам(реально к каталогам, где они лежат) с компонентами, которые хочется добавить:



Тогда в меню Logic -> Part Logic... работает функция поиска и добавления компонентов из библиотек:



Почему-то обратная упаковка использует другие директивы, не глядя в файл cds.lib

В итоге все работает - можно добавлять библиотечные компоненты в РСВ и им в схеме, в момент установки, автоматом прописываются библиотечные атрибуты. Если это реально необходимо, то получится так сделать. Другое дело, что например в наших либах на данный момент 563 PTF-файла. Конечно, не все из них нужны, не все нужно добавлять, но... со схемы все-таки куда удобней работать
Так что успехов в освоении обратного проектирования!

[vitan]

Почему-то обратная упаковка использует другие директивы, не глядя в файл cds.lib

Дык это как бы понятно. Не используется это потому что при работе в редакторе платы cds.lib вообще не нужен. Это принадлежность логического проекта, но не физического.
Точнее, можно выбрать, из какого проекта .cpm (и как следствие cds.lib) выбирать компоненты при нажатии этой кнопки, если плата открыта отдельно от концептовского проекта. Там просто открывается диалог выбора .cpm, когда нажимаешь на кнопку просмотра.

Другое дело, что например в наших либах на данный момент 563 PTF-файла. Конечно, не все из них нужны, не все нужно добавлять, но... со схемы все-таки куда удобней работать

Это кому как. Насчет кучи ptf-файлов: там на скриншоте есть галочка "merge", это должно облегчить страдания. Совсем от них избавиться можно было бы, если бы система поддерживала базы данных, но тут у нас с Вами исторические разногласия поэтому дальше убеждать не буду. К этому надо прийти самостоятельно.

На самом деле, проблема, описанная Ant_m в топике про power integrity, есть. Я тоже попробовал выставить на плату компонент из своей либы, получил ровно ту же ошибку, не упаковывается, ибо не видит ptf. В моем случае схемы нет вообще, поэтому проблема явно в настройках писибишной части. Я пока не исследовал подробно, но Ant_m утверждает, что упоминания про ptf в этой части нету, что логично. Поэтому мой вывод: копать дальше в PCB Editor-е. Меня тоже зацепило, попробую докопаться.

Пока одна мысль: при отсутствии схемы, и, как следствие, cds.lib и .cpm, идет попытка найти ptf для упаковки в текущем каталоге с дополнительным фиксированным подкаталогом "ptfdir". Об этом говорит сообщение в консоли.

ERROR(SPMHCI-1): WARNING(SPCODD-44): File ./ptfdir/capacity.ptf not found. Cannot load PPT file(s). System Error(2): No such file or directory. Check the physical path of the part table files defined under the PPT directive.

Надо попробовать подсунуть туда реальный ptf...

[Uree]

Я вначале без никаких настроек и пробовал добавить компонент, а получилось только после установки пути к требуемому ПТФу. Merge боюсь здесь не поможет - если ПТФы физически лежат в разных местах, то сначала к ним ко всем надо указать пути, а потом уже смешивать в один.
По буквам "ptf" и "ppt" настроек в PCB Editor нет. Поэтому откуда брать компоненты в случае любой другой связки мне совершенно непонятно. Да и используемый в данном случае Design Differences тоже похоже заточен конкретно под связку HDL-PCB - он же запускает только Packager в прямом и обратном направлении и в меню присутсвуют только апдейты схемы в HDL и платы в РСВ. С другими системами явно как-то иначе надо поступать.

[Ant_m]

Uree, добавил пути к PTF файлам в настройках Packager, но все равно свойств автоматом у меня не добавляет...
У меня есть стойкое подозрение что у вас это работает из-за того что дублированы key и injected property (VALUE, PART_NUMBER).
Во всяком случае это единственное отличие которое я смог найти. Если это действительно так, то вопрос можно закрывать - всю библиотеку переделывать мне никто не даст.