реклама на сайте
подробности

 
 
> корка AXI Interconnect
cnn2
сообщение Jun 25 2012, 05:05
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 23
Регистрация: 30-11-11
Пользователь №: 68 594



Не моделируется корка AXI Interconnect в modelsime
Все выходные порты в состоянии U
Подскажите в чем дело?

Сообщение отредактировал cnn2 - Jun 25 2012, 05:06
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов (1 - 5)
Kuzmi4
сообщение Jun 25 2012, 05:14
Сообщение #2


Гуру
******

Группа: Свой
Сообщений: 3 304
Регистрация: 13-02-07
Из: 55°55′5″ 37°52′16″
Пользователь №: 25 329



2 cnn2
а как именно вы её симулируете ?
Go to the top of the page
 
+Quote Post
cnn2
сообщение Jun 25 2012, 06:22
Сообщение #3


Участник
*

Группа: Участник
Сообщений: 23
Регистрация: 30-11-11
Пользователь №: 68 594



Просто создал топовый файл с портами от корки, вот и все

Может кто нибудь попробует у себя, у меня ise 13.3
просто промоделировать в modelsime, правда у меня студенческая версия, может в этом дело, хотя вряд ли
Go to the top of the page
 
+Quote Post
Kuzmi4
сообщение Jun 25 2012, 06:53
Сообщение #4


Гуру
******

Группа: Свой
Сообщений: 3 304
Регистрация: 13-02-07
Из: 55°55′5″ 37°52′16″
Пользователь №: 25 329



2 cnn2
ну так в таком случае ничего и не должно быть.

Вам нужно подать на эту корку INTERCONNECT_ACLK/INTERCONNECT_ARESETN, далее задать кучу длинных и страшных sm.gif параметров типа C_S_AXI_DATA_WIDTH/C_S_AXI_PROTOCOL/C_M_AXI_BASE_ADDR и др, ну и сварганить какое то подибие/я MASTER-а/ов на шину wink.gif ну и SLAVE-ов парочку.

Если не охота с этим возиться - лучше сделать это всё в EDK - будет гораздо быстрее.

update
Вспомнил! из корегена доступна только тот враппер на axi_interconnect где 1 мастер и 16 слейвов - это не всем подходит, потому думаю вам лучше всё таки глянуть в EDK - там используется основная корка, к которой можно прицепить 16 мастеров и 16 слейвов. Ну и в сорцы в EDK папке laughing.gif
Go to the top of the page
 
+Quote Post
cnn2
сообщение Jun 25 2012, 07:50
Сообщение #5


Участник
*

Группа: Участник
Сообщений: 23
Регистрация: 30-11-11
Пользователь №: 68 594



Спасибо за содействие!
Нет, ну конечно частоту основную я подаю, и резет, активный 0 ставлю в 1, а далее
я предполагаю, что выходы то будь то данные, или готовность для записи адреса s00_axi_awready
если не ошибаюсь, должны быть в определенном состоянии, а не в U
просто я попробовал перед этим сделать память с интерфейсом AXI, там все как ожидается
Go to the top of the page
 
+Quote Post
Kuzmi4
сообщение Aug 14 2012, 06:50
Сообщение #6


Гуру
******

Группа: Свой
Сообщений: 3 304
Регистрация: 13-02-07
Из: 55°55′5″ 37°52′16″
Пользователь №: 25 329



Чтоб не создавать новую тему отпишусь здесь:
EDK 14.1/14.2 имеет реальную багу для 128-битной шины данных когда SLAVE-ы и MASTER-а на этом кроссе все 128 бит ( во всех случаях был дизайн axi_interconnect(AXI4, 128)+axi_interconnect(AXI4LITE, 32) ):
- При генерации "system_axi_interconnect_0_wrapper.v" имею значния параметра C_S_AXI_DATA_WIDTH все в "20" (32бита), хотя для C_M_AXI_DATA_WIDTH честные "80" (128бит)

Пока вышел из ситуации правкой руками crying.gif
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2025 - 14:30
Рейтинг@Mail.ru


Страница сгенерированна за 0.01399 секунд с 7
ELECTRONIX ©2004-2016