CSI-2 на Spartan6 и Cyclone4, максимальная частота LVDS? Опции

[AVR]

Есть две платы с Xilinx Spartan 6 и Altera Cyclone 4. Не могу найти в их описаниях, какова максимальная частота может быть на выводах в режиме LVDS? Необходимо реализировать интерфейс MIPI CSI-2 (camera serial interface), он использует несколько LVDS линий с частотами до 900 мегабит по каждой.

Вопрос: смогу ли я выжать такие частоты на имеющихся Spartan 6 или Cyclone 4? Или такие ПЛИС просто не подходят.

Задачи: сериализация на такой высокой частоте.

[DmitryR]

А вы ищите не в описаниях плат, а в даташитах на FPGA.

[Maverick]

Есть две платы с Xilinx Spartan 6 и Altera Cyclone 4. Не могу найти в их описаниях, какова максимальная частота может быть на выводах в режиме LVDS? Необходимо реализировать интерфейс MIPI CSI-2 (camera serial interface), он использует несколько LVDS линий с частотами до 900 мегабит по каждой.

Вопрос: смогу ли я выжать такие частоты на имеющихся Spartan 6 или Cyclone 4? Или такие ПЛИС просто не подходят.

Задачи: сериализация на такой высокой частоте.

в даташите на Spartan6 на первой странице написано

Up to 1,080 Mb/s data transfer rate per differential I/O

для Cyclone 4 стр 3

LVDS interfaces up to 840 Mbps transmitter (Tx), 875 Mbps Rx

Скорее всего должен подойти Spartan6.
Как вариант - использование высокоскоростных трансиверов, встроенных в эти ПЛИС (Up to 3.2 Gb/s )

[AVR]

Скорее всего должен подойти Spartan6.

Спасибо!
Я пока не совсем понимаю где найти подробные спецификации на протокол CSI-2, но то, с чем я собираюсь сопрягать, может работать ДО 824 мегабита/с при использовании 4-х пар, и ДО гигабит если 1, 2 или 3 пары. Но если "до" значит могу и на 840, что подсилу циклону четвертому.

Пока спецификации не нашел, но судя по всему это лишь максимум, а в реале я могу работать на более низких частотах.

Получается что наверное обе ПЛИС подойдут.

[Maverick]

Спасибо!
Я пока не совсем понимаю где найти подробные спецификации на протокол CSI-2, но то, с чем я собираюсь сопрягать, может работать ДО 824 мегабита/с при использовании 4-х пар, и ДО гигабит если 1, 2 или 3 пары. Но если "до" значит могу и на 840, что подсилу циклону четвертому.

Пока спецификации не нашел, но судя по всему это лишь максимум, а в реале я могу работать на более низких частотах.

Получается что наверное обе ПЛИС подойдут.

спецификация (какая была не обесудьте) - во вложении

[AVR]

спецификация (какая была не обесудьте) - во вложении

Спасибо! То что надо, хотя предыдущие ссылки тоже были интересные - там были живые тайминги.

Эта спецификация официально доступна и открыта?

[ArtemDement]

Эта спецификация официально доступна и открыта?

Нет, спецификации MIPI доступны только для её членов, хотя какая-то информация проникает в интернет.

Необходимо реализовать интерфейс MIPI CSI-2 (camera serial interface), он использует несколько LVDS линий с частотами до 900 мегабит по каждой.

Случайно с OV5642 не имели дело ?

[AVR]

Нет, спецификации MIPI доступны только для её членов, хотя какая-то информация проникает в интернет.

огромнейшее спасибо! без этих спецификаций и документов - вообще нереально было бы разрбираться, да и искать негде!

я на ПЛИС его буду делать - сложно? как думаете?

Случайно с OV5642 не имели дело ?

не, не приходилось

[ArtemDement]

не, не приходилось

А с каким сенсором решили работать ?

[AVR]

А с каким сенсором решили работать ?

Если честно, я не в курсе. Просто знаю что CSI-2 интерфейс будет и планирую прикупить что-нибудь любительское чтобы научиться работать с CSI-2 хотя бы со стороны процессора для начала...

[AVR]

Встала необходимость реализовать MIPI CSI-2 на ПЛИС. Кто-нибудь это уже делал?

[XVR]

У Xilinx есть XAPP894
http://www.xilinx.com/support/documentatio...y-solutions.pdf
http://www.xilinx.com/support/documentatio...tes/xapp894.zip

Для 7 серии есть стандартная корка (в Vivado) - http://www.xilinx.com/support/documentatio...2-mipi-dphy.pdf

Ну и в интернете был дезайн для подключения DSI, в котором используется тот же самый физ уровень D-PHY (линка под рукой нет, могу поискать, если надо)

[AVR]

У Xilinx есть XAPP894
http://www.xilinx.com/support/documentatio...y-solutions.pdf
http://www.xilinx.com/support/documentatio...tes/xapp894.zip

Для 7 серии есть стандартная корка (в Vivado) - http://www.xilinx.com/support/documentatio...2-mipi-dphy.pdf

Ну и в интернете был дезайн для подключения DSI, в котором используется тот же самый физ уровень D-PHY (линка под рукой нет, могу поискать, если надо)

Это супер! Спасибо за ссылку, интереснейшая статья, всё подробно как надо.

[_pv]

у latticesemi для machXO2/3 похожие аппноуты есть.

[Alex11]

А нет ли у кого нормального описания D-PHY? А то у меня только в картинках с китайского сайта, видно плохо.

[XVR]

А нет ли у кого нормального описания D-PHY?

 mipi_D_PHY_specification_v1_2.pdf ( 2.29 мегабайт ) Кол-во скачиваний: 1304

[Alex11]

 mipi_D_PHY_specification_v1_2.pdf ( 2.29 мегабайт ) Кол-во скачиваний: 1304

Спасибо большое.

[AVR]

Я правильно понял что того App-Note и этого документа для D-PHY полностью достаточно чтобы реализовать MIPI CSI-2 на ПЛИС? Это исчерпывающая информация?

Мне нужно реализовать с одной дорожкой, что надеюсь упрощает задачу...

[Alex11]

Еще нужен MIPI_Alliance_Specification_for_Camera_Serial_Interface_2__CSI_2_.pdf. Он здесь уже лежит на форуме - поищите.

[AVR]

Еще нужен MIPI_Alliance_Specification_for_Camera_Serial_Interface_2__CSI_2_.pdf. Он здесь уже лежит на форуме - поищите.

Понял. Нужен - достану. Но на форуме не лежит. Три года назад кто-то для меня это выложил, а сейчас я не вижу. Может на фтп было?
Но что-то ни дома ни с работы я не могу заползти на фтп, хотя месяц назад вполне себе залезал.

[XVR]

Понял. Нужен - достану. Но на форуме не лежит.

 mipi_CSI_2_specification_v1_3_r09.pdf ( 1.42 мегабайт ) Кол-во скачиваний: 545

 mipi_d_phy_faq_v0.65.pdf ( 295.05 килобайт ) Кол-во скачиваний: 462

[Major]

Подскажите по CSI-2,
Обмен данными всегда только в режиме HS.
Состояние LPS между пакетами (точнее между EoT и SoT) надо выставлять Только на линии данных?
Или тактовую линию так же необходимо перевести в LPS?
Если тактовая не рваная, в спектре забор в конкретном месте. Приемник в режиме всегда-HS проще.
Еще есть экономия по памяти и ширине канала: T[CLK-POST]+T[CLK-TRIAL]+T[LPX]+T[CLK-PREPARE]+T[CLK-ZERO]+T[CLK-PRE] ~ (60+52*UI+50+300+8*UI) ~ 410+40 ~ 450 ns на каждый short/long пакет.

753 9.7 Packet Spacing
754 Between Low Level Protocol packets there must always be a transition into and out of the Low Power State
755 (LPS). Figure 55 illustrates the packet spacing with the LPS.

[Major]

Нашел ответ у AD (AN-1337)
Тактовую можно не выводить из HS.

When the transmitter device (ADV7280-M, ADV7281-M, ADV7281-MA, or ADV7282-M) is programmed, the MIPI CSI-2 clock lane exits LP mode and enters HS mode.
Unless the transmitter device is manually programmed to enter LP mode or is reset, the clock lane remains in HS mode.

[Major]

Еще один вопрос.
Смотрю реализацию MIPI-CSI-TX на Lattice. В спецификации на закрытие пакета (EoT) написано:

Table 4 End-of-Transmission Sequence
Toggles differential state immediately after last payload data bit and keeps that state for a time THS-TRAIL.

В симуляции toggle не вижу. Правильно понимаю что toggle это изменить состояние линий на инверсное?
Если последними битами передавали 0,0,0,0 на четырех lanes, то надо изменить состояние на 1,1,1,1 ?
MIPI-TX от Lattice передает нули во время периода THS-TRAIL.