Есть две платы с Xilinx Spartan 6 и Altera Cyclone 4. Не могу найти в их описаниях, какова максимальная частота может быть на выводах в режиме LVDS? Необходимо реализировать интерфейс MIPI CSI-2 (camera serial interface), он использует несколько LVDS линий с частотами до 900 мегабит по каждой.
Вопрос: смогу ли я выжать такие частоты на имеющихся Spartan 6 или Cyclone 4? Или такие ПЛИС просто не подходят.
Задачи: сериализация на такой высокой частоте.
Полная версия этой страницы: CSI-2 на Spartan6 и Cyclone4
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
А вы ищите не в описаниях плат, а в даташитах на FPGA.
Цитата(AVR @ Mar 13 2013, 11:51) 
Есть две платы с Xilinx Spartan 6 и Altera Cyclone 4. Не могу найти в их описаниях, какова максимальная частота может быть на выводах в режиме LVDS? Необходимо реализировать интерфейс MIPI CSI-2 (camera serial interface), он использует несколько LVDS линий с частотами до 900 мегабит по каждой.
Вопрос: смогу ли я выжать такие частоты на имеющихся Spartan 6 или Cyclone 4? Или такие ПЛИС просто не подходят.
Задачи: сериализация на такой высокой частоте.
Вопрос: смогу ли я выжать такие частоты на имеющихся Spartan 6 или Cyclone 4? Или такие ПЛИС просто не подходят.
Задачи: сериализация на такой высокой частоте.
в даташите на Spartan6 на первой странице написано
Цитата
Up to 1,080 Mb/s data transfer rate per differential I/O
для Cyclone 4 стр 3
Цитата
LVDS interfaces up to 840 Mbps transmitter (Tx), 875 Mbps Rx
Скорее всего должен подойти Spartan6.
Как вариант - использование высокоскоростных трансиверов, встроенных в эти ПЛИС (Up to 3.2 Gb/s )
Цитата(Maverick @ Mar 13 2013, 14:34)
Скорее всего должен подойти Spartan6.
Спасибо!
Я пока не совсем понимаю где найти подробные спецификации на протокол CSI-2, но то, с чем я собираюсь сопрягать, может работать ДО 824 мегабита/с при использовании 4-х пар, и ДО гигабит если 1, 2 или 3 пары. Но если "до" значит могу и на 840, что подсилу циклону четвертому.
Пока спецификации не нашел, но судя по всему это лишь максимум, а в реале я могу работать на более низких частотах.
Получается что наверное обе ПЛИС подойдут.
Цитата(AVR @ Mar 13 2013, 13:29)
Спасибо!
Я пока не совсем понимаю где найти подробные спецификации на протокол CSI-2, но то, с чем я собираюсь сопрягать, может работать ДО 824 мегабита/с при использовании 4-х пар, и ДО гигабит если 1, 2 или 3 пары. Но если "до" значит могу и на 840, что подсилу циклону четвертому.
Пока спецификации не нашел, но судя по всему это лишь максимум, а в реале я могу работать на более низких частотах.
Получается что наверное обе ПЛИС подойдут.
Я пока не совсем понимаю где найти подробные спецификации на протокол CSI-2, но то, с чем я собираюсь сопрягать, может работать ДО 824 мегабита/с при использовании 4-х пар, и ДО гигабит если 1, 2 или 3 пары. Но если "до" значит могу и на 840, что подсилу циклону четвертому.
Пока спецификации не нашел, но судя по всему это лишь максимум, а в реале я могу работать на более низких частотах.
Получается что наверное обе ПЛИС подойдут.
спецификация (какая была не обесудьте) - во вложении
Цитата(Maverick @ Mar 13 2013, 15:43)
спецификация (какая была не обесудьте) - во вложении
Спасибо! То что надо, хотя предыдущие ссылки тоже были интересные - там были живые тайминги.
Эта спецификация официально доступна и открыта?
Цитата(AVR @ Mar 14 2013, 16:26)
Эта спецификация официально доступна и открыта?
Нет, спецификации MIPI доступны только для её членов, хотя какая-то информация проникает в интернет.
Цитата(AVR @ Mar 13 2013, 13:51)
Необходимо реализовать интерфейс MIPI CSI-2 (camera serial interface), он использует несколько LVDS линий с частотами до 900 мегабит по каждой.
Случайно с OV5642 не имели дело ?
Цитата(ArtemDement @ Mar 14 2013, 20:58)
Нет, спецификации MIPI доступны только для её членов, хотя какая-то информация проникает в интернет.
огромнейшее спасибо! без этих спецификаций и документов - вообще нереально было бы разрбираться, да и искать негде!я на ПЛИС его буду делать - сложно? как думаете?
Цитата
Случайно с OV5642 не имели дело ?
не, не приходилось
Цитата(AVR @ Mar 14 2013, 23:20)
не, не приходилось
А с каким сенсором решили работать ?
Цитата(ArtemDement @ Mar 19 2013, 21:55)
А с каким сенсором решили работать ?
Если честно, я не в курсе. Просто знаю что CSI-2 интерфейс будет и планирую прикупить что-нибудь любительское чтобы научиться работать с CSI-2 хотя бы со стороны процессора для начала...
Встала необходимость реализовать MIPI CSI-2 на ПЛИС. Кто-нибудь это уже делал?
У Xilinx есть XAPP894
http://www.xilinx.com/support/documentatio...y-solutions.pdf
http://www.xilinx.com/support/documentatio...tes/xapp894.zip
Для 7 серии есть стандартная корка (в Vivado) - http://www.xilinx.com/support/documentatio...2-mipi-dphy.pdf
Ну и в интернете был дезайн для подключения DSI, в котором используется тот же самый физ уровень D-PHY (линка под рукой нет, могу поискать, если надо)
http://www.xilinx.com/support/documentatio...y-solutions.pdf
http://www.xilinx.com/support/documentatio...tes/xapp894.zip
Для 7 серии есть стандартная корка (в Vivado) - http://www.xilinx.com/support/documentatio...2-mipi-dphy.pdf
Ну и в интернете был дезайн для подключения DSI, в котором используется тот же самый физ уровень D-PHY (линка под рукой нет, могу поискать, если надо)
Цитата(XVR @ Feb 12 2016, 13:34)
У Xilinx есть XAPP894
http://www.xilinx.com/support/documentatio...y-solutions.pdf
http://www.xilinx.com/support/documentatio...tes/xapp894.zip
Для 7 серии есть стандартная корка (в Vivado) - http://www.xilinx.com/support/documentatio...2-mipi-dphy.pdf
Ну и в интернете был дезайн для подключения DSI, в котором используется тот же самый физ уровень D-PHY (линка под рукой нет, могу поискать, если надо)
http://www.xilinx.com/support/documentatio...y-solutions.pdf
http://www.xilinx.com/support/documentatio...tes/xapp894.zip
Для 7 серии есть стандартная корка (в Vivado) - http://www.xilinx.com/support/documentatio...2-mipi-dphy.pdf
Ну и в интернете был дезайн для подключения DSI, в котором используется тот же самый физ уровень D-PHY (линка под рукой нет, могу поискать, если надо)
Это супер! Спасибо за ссылку, интереснейшая статья, всё подробно как надо.
у latticesemi для machXO2/3 похожие аппноуты есть.
А нет ли у кого нормального описания D-PHY? А то у меня только в картинках с китайского сайта, видно плохо.
Цитата(Alex11 @ Feb 12 2016, 17:57)
А нет ли у кого нормального описания D-PHY?
Нажмите для просмотра прикрепленного файла
Цитата(XVR @ Feb 15 2016, 15:43)
Я правильно понял что того App-Note и этого документа для D-PHY полностью достаточно чтобы реализовать MIPI CSI-2 на ПЛИС? Это исчерпывающая информация?
Мне нужно реализовать с одной дорожкой, что надеюсь упрощает задачу...
Еще нужен MIPI_Alliance_Specification_for_Camera_Serial_Interface_2__CSI_2_.pdf. Он здесь уже лежит на форуме - поищите.
Цитата(Alex11 @ Feb 16 2016, 13:21)
Еще нужен MIPI_Alliance_Specification_for_Camera_Serial_Interface_2__CSI_2_.pdf. Он здесь уже лежит на форуме - поищите.
Понял. Нужен - достану. Но на форуме не лежит. Три года назад кто-то для меня это выложил, а сейчас я не вижу. Может на фтп было?
Но что-то ни дома ни с работы я не могу заползти на фтп, хотя месяц назад вполне себе залезал.
Цитата(AVR @ Feb 16 2016, 15:07)
Понял. Нужен - достану. Но на форуме не лежит.
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла
Подскажите по CSI-2,
Обмен данными всегда только в режиме HS.
Состояние LPS между пакетами (точнее между EoT и SoT) надо выставлять Только на линии данных?
Или тактовую линию так же необходимо перевести в LPS?
Если тактовая не рваная, в спектре забор в конкретном месте. Приемник в режиме всегда-HS проще.
Еще есть экономия по памяти и ширине канала: T[CLK-POST]+T[CLK-TRIAL]+T[LPX]+T[CLK-PREPARE]+T[CLK-ZERO]+T[CLK-PRE] ~ (60+52*UI+50+300+8*UI) ~ 410+40 ~ 450 ns на каждый short/long пакет.
Обмен данными всегда только в режиме HS.
Состояние LPS между пакетами (точнее между EoT и SoT) надо выставлять Только на линии данных?
Или тактовую линию так же необходимо перевести в LPS?
Если тактовая не рваная, в спектре забор в конкретном месте. Приемник в режиме всегда-HS проще.
Еще есть экономия по памяти и ширине канала: T[CLK-POST]+T[CLK-TRIAL]+T[LPX]+T[CLK-PREPARE]+T[CLK-ZERO]+T[CLK-PRE] ~ (60+52*UI+50+300+8*UI) ~ 410+40 ~ 450 ns на каждый short/long пакет.
Цитата
753 9.7 Packet Spacing
754 Between Low Level Protocol packets there must always be a transition into and out of the Low Power State
755 (LPS). Figure 55 illustrates the packet spacing with the LPS.
754 Between Low Level Protocol packets there must always be a transition into and out of the Low Power State
755 (LPS). Figure 55 illustrates the packet spacing with the LPS.
Нашел ответ у AD (AN-1337)
Тактовую можно не выводить из HS.
Тактовую можно не выводить из HS.
Цитата
When the transmitter device (ADV7280-M, ADV7281-M, ADV7281-MA, or ADV7282-M) is programmed, the MIPI CSI-2 clock lane exits LP mode and enters HS mode.
Unless the transmitter device is manually programmed to enter LP mode or is reset, the clock lane remains in HS mode.
Unless the transmitter device is manually programmed to enter LP mode or is reset, the clock lane remains in HS mode.
Еще один вопрос.
Смотрю реализацию MIPI-CSI-TX на Lattice. В спецификации на закрытие пакета (EoT) написано:
В симуляции toggle не вижу. Правильно понимаю что toggle это изменить состояние линий на инверсное?
Если последними битами передавали 0,0,0,0 на четырех lanes, то надо изменить состояние на 1,1,1,1 ?
MIPI-TX от Lattice передает нули во время периода THS-TRAIL.
Смотрю реализацию MIPI-CSI-TX на Lattice. В спецификации на закрытие пакета (EoT) написано:
Цитата
Table 4 End-of-Transmission Sequence
Toggles differential state immediately after last payload data bit and keeps that state for a time THS-TRAIL.
Toggles differential state immediately after last payload data bit and keeps that state for a time THS-TRAIL.
В симуляции toggle не вижу. Правильно понимаю что toggle это изменить состояние линий на инверсное?
Если последними битами передавали 0,0,0,0 на четырех lanes, то надо изменить состояние на 1,1,1,1 ?
MIPI-TX от Lattice передает нули во время периода THS-TRAIL.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.