FIR фильтр на VHDL с помощью fdatool, проблемы с быстродействием Опции

[mr.alexeevas]

Добрый день!

Столкнулся с такой проблемой: реализую полосовой фильтр на частоту 1 МГц, использую окно Блекмана, на 512 коэффициентов. ПЛИС Altera Cyclone IV E EP4CE115F29C7N. Загвоздка в том, что нужно сделать фильтр с частотой сэмплирования в 40 МГц, но чтобы он работал на тактовой частоте в 240 МГц (для экономии ресурсов, т.е. умножителей). В fdatool все настроил и при генерации VHDL кода, указываю, чтобы структура была каскадная. Все генерируется, но вот работать на частоте тактирования в 240 МГц отказывается, максимум на 120 МГц выходит. Аналогичный фильтр, но в FIR Compiler генерируется, разводится и работает, но у меня нет лицензии на него.

Помогите решить данную проблему, может в коде что-то подправить или в fdatool есть нюансы.

[_Anatoliy]

Добрый день!

Столкнулся с такой проблемой: реализую полосовой фильтр на частоту 1 МГц, использую окно Блекмана, на 512 коэффициентов. ПЛИС Altera Cyclone IV E EP4CE115F29C7N. Загвоздка в том, что нужно сделать фильтр с частотой сэмплирования в 40 МГц, но чтобы он работал на тактовой частоте в 240 МГц (для экономии ресурсов, т.е. умножителей). В fdatool все настроил и при генерации VHDL кода, указываю, чтобы структура была каскадная. Все генерируется, но вот работать на частоте тактирования в 240 МГц отказывается, максимум на 120 МГц выходит. Аналогичный фильтр, но в FIR Compiler генерируется, разводится и работает, но у меня нет лицензии на него.

Помогите решить данную проблему, может в коде что-то подправить или в fdatool есть нюансы.

Pipelining в перемножителях включен?
А почему так не хотите?
http://electronix.ru/forum/index.php?showt...t&p=1031347

[mr.alexeevas]

Pipelining в перемножителях включен?
А почему так не хотите?
http://electronix.ru/forum/index.php?showt...t&p=1031347

Pipelining включен.
А вот ссылка не открывается.

[_Anatoliy]

Pipelining включен.

Это не тот Pipelining,если включали его при генерации hdl-кода.Нужно перемножители ручками подключать и в них уже включать Pipelining(причём не меньше 3). Я так до 240 МГц разгонял фильтр на третьем циклоне.
Вообще то отучайтесь использовать матлабовский код выше 120 МГц.
Попробуйте ещё раз ссылку.Правда тот проект на 240 МГц тоже не пойдёт,нужно дорабатывать как сказано выше.

[mr.alexeevas]

Попробуйте ещё раз ссылку.

Скиньте пожалуйста ссылку еще раз, она некорректно создана.

[_Anatoliy]

Скиньте пожалуйста ссылку еще раз, она некорректно создана.

Странно,у меня открывается.
раздел Важные темы,тема "Схемотехнические трюки для ПЛИСоводов",лист №9,посты 132 и 133.

[mr.alexeevas]

Странно,у меня открывается.
раздел Важные темы,тема "Схемотехнические трюки для ПЛИСоводов",лист №9,посты 132 и 133.

Спасибо, пойду проверю этот фильтр.

[mr.alexeevas]

Это не тот Pipelining,если включали его при генерации hdl-кода.Нужно перемножители ручками подключать и в них уже включать Pipelining(причём не меньше 3). Я так до 240 МГц разгонял фильтр на третьем циклоне.

Я руками подключил умножители, поэксперементировал с Pipelining, поставил еще регистров, но максимум чего добился это 170 МГц, можете подсказать, чтобы еще такого в матлабовском коде можно подправить?

[_Anatoliy]

Я руками подключил умножители, поэксперементировал с Pipelining, поставил еще регистров, но максимум чего добился это 170 МГц, можете подсказать, чтобы еще такого в матлабовском коде можно подправить?

В таких случаях совет стандартный : анализировать отчёт тайм-квеста,искать пути которые валятся,принимать меры.Насколько я помню матлаб реализует дерево сумматоров - оно Вам нужно?
Вот отчёт тайм-квеста на тот вариант, который я выкладывал(для Циклона-3).

Эскизы прикрепленных изображений

 

[mr.alexeevas]

В таких случаях совет стандартный : анализировать отчёт тайм-квеста,искать пути которые валятся,принимать меры.Насколько я помню матлаб реализует дерево сумматоров - оно Вам нужно?
Вот отчёт тайм-квеста на тот вариант, который я выкладывал(для Циклона-3).

Да, тот код оригинальный и реализация получается быстродействующая, но дело в том, что необходимо сделать фильтр с тактовой 240 МГц, а вот данные должны приниматься и выдаваться с частотой в 40 МГц.

[_Anatoliy]

Да, тот код оригинальный и реализация получается быстродействующая, но дело в том, что необходимо сделать фильтр с тактовой 240 МГц, а вот данные должны приниматься и выдаваться с частотой в 40 МГц.

Ну так добавьте сигнал enable. В чём проблема?

[_Anatoliy]

Вам не нужно добиваться быстродействия фильтра 240МГц,40МГц достаточно.Сигнал enable должен быть активным один такт на каждые шесть тактов клока. А чтобы таймквест правильно посчитал слэки ему нужно указать что фильтр работает со скважностью 6. Это делается командой set_multicycle_path.

[mr.alexeevas]

Вам не нужно добиваться быстродействия фильтра 240МГц,40МГц достаточно.Сигнал enable должен быть активным один такт на каждые шесть тактов клока. А чтобы таймквест правильно посчитал слэки ему нужно указать что фильтр работает со скважностью 6. Это делается командой set_multicycle_path.

Быстродействие в 240 МГц нужно для экономии умножителей, т.к. их в моем фильтре 512, и получается, что если быстродействие 240, а данные на 40, то можно использовать в 6 раз меньше коэффициентов.

[_Anatoliy]

Быстродействие в 240 МГц нужно для экономии умножителей, т.к. их в моем фильтре 512, и получается, что если быстродействие 240, а данные на 40, то можно использовать в 6 раз меньше коэффициентов.

Ясно.Только не коэффициентов а умножителей.Так Вам не понятно как такой фильтр реализовать?У Вас же есть матлабовский hdl-файл,разберитесь как он работает,принцип перенесите на мой быстродействующий фильтр.

[mr.alexeevas]

Ясно.Только не коэффициентов а умножителей.Так Вам не понятно как такой фильтр реализовать?У Вас же есть матлабовский hdl-файл,разберитесь как он работает,принцип перенесите на мой быстродействующий фильтр.

Да, умножителей)
Думаю так и сделаю, но пока не получается подключить аппаратный умножитель, т.к. умножение происходит внутри цикла в вашем фильтре. Я новичок в этом деле, всего пару месяцев работаю с ПЛИС на VHDL.

[_Anatoliy]

Да, умножителей)
Думаю так и сделаю, но пока не получается подключить аппаратный умножитель, т.к. умножение происходит внутри цикла в вашем фильтре. Я новичок в этом деле, всего пару месяцев работаю с ПЛИС на VHDL.

Ключевое слово generate.Осваивайте.

[mr.alexeevas]

Ключевое слово generate.Осваивайте.

Не понимаю, как в той структуре можно использовать generate. Если вносить под процесс, то quartus ругается, что он ожидает loop, если процесс убрать, то проблема с объявлением переменных. К тому же, не понимаю, как тогда испрользовать rising_edge

[Maverick]

Не понимаю, как в той структуре можно использовать generate. Если вносить под процесс, то quartus ругается, что он ожидает loop, если процесс убрать, то проблема с объявлением переменных. К тому же, не понимаю, как тогда испрользовать rising_edge

пример на основе компаратора
Количество разрядов сравниваемых данных (чисел) компаратора задается в GENERIC

Описание портов:
CLK – тактовая частота;
RESET − асинхронный сброс;
А, В – сравниваемые N-разрядные данные;
ALB, AGB, ALEB, AGEB, AEB, ANEB – результаты сравнения чисел А и В;

Код

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity comp is
GENERIC(width: INTEGER:=3);
Port ( CLK: in STD_LOGIC;
RESET: in STD_LOGIC;
A, B: in STD_LOGIC_VECTOR(width downto 0);
ALB, AGB: out STD_LOGIC;
ALEB, AGEB: out STD_LOGIC;
AEB, ANEB: out STD_LOGIC );
end comp;

architecture Behavioral of comp is
begin
process(CLK,RESET)
begin
  if (RESET = '1') then
      ALB  <= '0';
      AGB  <= '0';
      ALEB <= '0';
      AGEB <= '0';
      AEB  <= '0';
      ANEB <= '0';
  elsif (CLK'event and CLK ='1') then  
    if ( A < B ) then ALB <= '1';
    else ALB <= '0';
    end if;
  if ( A > B ) then AGB <= '1';
    else AGB <= '0';
    end if;
  if ( A <= B ) then ALEB <= '1';
    else ALEB <= '0';
    end if;
  if ( A >= B ) then AGEB <= '1';
    else AGEB <= '0';
    end if;
  if ( A = B ) then AEB <= '1';
    else AEB <= '0';
    end if;
  if ( A /= B ) then ANEB <= '1';
    else ANEB <= '0';
    end if;  end if;
end process;

end Behavioral;

или конкретней формулируйте вопросы...

[mr.alexeevas]

или конкретней формулируйте вопросы...

Речь идет об использовании generate, а не generic.

[Maverick]

Речь идет об использовании generate, а не generic.

не внимательно прочитал...
вот тут ответ

[_Anatoliy]

Не понимаю, как в той структуре можно использовать generate. Если вносить под процесс, то quartus ругается, что он ожидает loop, если процесс убрать, то проблема с объявлением переменных. К тому же, не понимаю, как тогда испрользовать rising_edge

Код

BEGIN
m1 : for i in 0 to N-1 generate
mul: Dmull port map (
        clk => clk,
        a => std_logic_vector(SumA1a(i)),
        b => std_logic_vector(CoeffDiff(i)),
        p => SumA2V(i));
end generate m1;

Вот пример подключения умножителя для Xilinx.Объявляете его после BEGIN. N - количество умножителей.
rising_edge тут не нужен - на перемножитель клок подаётся.

[mr.alexeevas]

Спасибо, разобрался. Действительно, быстродействие в 250 МГц получается легко. Осталось разобраться, как сделать так, чтобы матлаб коэффициенты выдавал в приемлемом виде.

[_Anatoliy]

Спасибо, разобрался. Действительно, быстродействие в 250 МГц получается легко. Осталось разобраться, как сделать так, чтобы матлаб коэффициенты выдавал в приемлемом виде.

Я скрипт писал для этого.

Из FDA Tool делаете экспорт в WorkSpace и запускаете скрипт.

Прикрепленные файлы

 ConvertCoeff2FilterFormII.rar ( 249 байт ) Кол-во скачиваний: 14

 

[mr.alexeevas]

Я скрипт писал для этого.

Из FDA Tool делаете экспорт в WorkSpace и запускаете скрипт.

Я свой почти доделал, но интересно будет ваш изучить, спасибо)

[mr.alexeevas]

Код

BEGIN
m1 : for i in 0 to N-1 generate
mul: Dmull port map (
        clk => clk,
        a => std_logic_vector(SumA1a(i)),
        b => std_logic_vector(CoeffDiff(i)),
        p => SumA2V(i));
end generate m1;

Вот пример подключения умножителя для Xilinx.Объявляете его после BEGIN. N - количество умножителей.
rising_edge тут не нужен - на перемножитель клок подаётся.

Сделал фильтр, все компилится, стал проверять в симулинке АЧХ и вообще как фильтрует, а фильтр ничего не хочет делать. Выдает то, что поступает на вход. Ниже то, что наработал. Не пойму в чем ошибка.

Код

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
USE IEEE.numeric_std.ALL;
use work.FilterPak.all;

ENTITY FilterFormII IS
   PORT( clk                    :   IN    std_logic;
          clken            :   IN    std_logic;
            reset                    :   IN    std_logic;
         filter_in            :   IN    std_logic_vector(POW_IN-1 DOWNTO 0);
         filter_out            :   OUT   std_logic_vector(POW_OUT-1 DOWNTO 0)
         );

END;

ARCHITECTURE rtl OF FilterFormII IS
COMPONENT mult

    PORT
(      aclr        : IN STD_LOGIC;
        clken        : IN STD_LOGIC;    
        clock        : IN STD_LOGIC;
        dataa        : IN signed (9 DOWNTO 0);
        datab        : IN signed (15 DOWNTO 0);
        result    : OUT signed (25 DOWNTO 0)
    );
END COMPONENT;
    TYPE regmul_pipeline_type IS ARRAY (NATURAL range <>) OF signed(POW_IN+POW_COEFF-1 DOWNTO 0);
    TYPE regsum_pipeline_type IS ARRAY (NATURAL range <>) OF signed(POW_SUMM-1 DOWNTO 0);
    TYPE coeff_type IS ARRAY (NATURAL range <>) OF signed(POW_COEFF-1 DOWNTO 0);
    signal reg_mul : regmul_pipeline_type(N_COEFF-1 DOWNTO 0):= (OTHERS => (OTHERS => '0'));
    signal reg_sum : regsum_pipeline_type(FILTER_ORDER+1 DOWNTO 0):= (OTHERS => (OTHERS => '0'));
    signal input : signed(POW_IN-1 DOWNTO 0);


BEGIN

input <= signed(filter_in);


multiple:        for i in 0 to N_COEFF-2 generate
mult_inst: mult port map
         (aclr    => not reset ,
           clken    => clken,
            clock => clk,
            dataa => input,
            datab => coeff(i),
            result => reg_mul(i) );
            
    --        reg_mul(i) <= input * coeff(i);
            reg_sum(i) <= resize(reg_sum(i+1),POW_SUMM) + resize(reg_mul(i),POW_SUMM);
            reg_sum(FILTER_ORDER-i) <= resize(reg_sum(FILTER_ORDER+1-i),POW_SUMM) + resize(reg_mul(i),POW_SUMM);
        end generate;
        
b2v_inst : mult
  PORT MAP(clock => clk,
            clken    => clken,
            aclr    => not reset,
            dataa => input,
            datab => coeff(N_COEFF-1),
            result =>  reg_mul(N_COEFF-1)
         );
        
    --    reg_mul(N_COEFF-1) <= input * coeff(N_COEFF-1);
        reg_sum(N_COEFF-1) <= resize(reg_sum(N_COEFF),POW_SUMM) + resize(reg_mul(N_COEFF-1),POW_SUMM);

filter_out <=std_logic_vector( resize(reg_sum(0)(POW_SUMM-1 DOWNTO POW_POINT),POW_OUT));

END rtl;

Код

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use ieee.std_logic_unsigned.all;
USE IEEE.numeric_std.ALL;

package FilterPak is
    constant POW_IN            : natural := 10;--разрядность входных данных
    constant POW_OUT         : natural := 10;--разрядность выходных данных
    constant POW_COEFF        : natural := 16;--разрядность коэффициентов
    constant POW_SUMM        : natural := 28;--разрядность сумматоров
    constant POW_POINT        : natural := 10;--позиция точки
    constant FILTER_ORDER    : natural := 64; --порядок фильтра чётный(общее число коэффициентов = FILTER_ORDER+1)
    constant N_COEFF         : natural := FILTER_ORDER/2+1;
    TYPE coeff_type IS ARRAY (NATURAL range <>) OF signed(POW_COEFF-1 DOWNTO 0);
    constant coeff             : coeff_type(0 TO N_COEFF-1) := (
to_signed(   -48, POW_COEFF),
to_signed(   -22, POW_COEFF),
to_signed(    80, POW_COEFF),
to_signed(   -22, POW_COEFF),
to_signed(   -98, POW_COEFF),
to_signed(    58, POW_COEFF),
to_signed(   134, POW_COEFF),
to_signed(  -140, POW_COEFF),
to_signed(  -134, POW_COEFF),
to_signed(   244, POW_COEFF),
to_signed(    98, POW_COEFF),
to_signed(  -370, POW_COEFF),
to_signed(     2, POW_COEFF),
to_signed(   494, POW_COEFF),
to_signed(  -180, POW_COEFF),
to_signed(  -588, POW_COEFF),
to_signed(   446, POW_COEFF),
to_signed(   610, POW_COEFF),
to_signed(  -800, POW_COEFF),
to_signed(  -510, POW_COEFF),
to_signed(  1228, POW_COEFF),
to_signed(   228, POW_COEFF),
to_signed( -1698, POW_COEFF),
to_signed(   310, POW_COEFF),
to_signed(  2176, POW_COEFF),
to_signed( -1226, POW_COEFF),
to_signed( -2612, POW_COEFF),
to_signed(  2806, POW_COEFF),
to_signed(  2966, POW_COEFF),
to_signed( -6086, POW_COEFF),
to_signed( -3194, POW_COEFF),
to_signed( 20562, POW_COEFF),
to_signed( 36042, POW_COEFF)

);
end package FilterPak;

[_Anatoliy]

Вникать сейчас времени нет.Навскидку - клок вы только на перемножители подали?Это не правильно.

[mr.alexeevas]

Вникать сейчас времени нет.Навскидку - клок вы только на перемножители подали?Это не правильно.

Да, только на перемножители. Но если сделать промежуточные регистры, быстродействие падает до 6 МГц (