Общие обязательные требования по разводке микросхем памяти Опции

[Arlleex]

Добрый вечер, уважаемые коллеги!
Хотелось бы получить информацию по разводке плат с NAND Flash, SRAM.
Дело в том, что меня смущает один момент: шина почти 100 МГц, около 40 сигнальных линий параллельно подходят одновременно к двум устройствам. Насколько я знаю, необходимо выравнивать длину проводников. Т.к. опыт разработки высокочастотных печатных плат у меня довольно скудный, прошу осветить мне следующие вопросы:
1) В каком случае выравнивание длины проводников действительно нужно, видел комментарии, где было сказано, что при небольших расстояниях выравнивание делать необязательно. Опять же - при каких расстояниях? Вот если бы существовал документ на все эти ограничения, как разводить "змейки" и т.д., был бы очень признателен.
2) Два устройства параллельно подключены к третьему (управляющему). Наасколько мне известно из практики разводки дифференциальных пар, пара должна быть симметричной, без ответвлений и прочего мусора, вносящего несимметричные помехи. Следует ли в этом случае придерживаться такого правила? Ведь это не дифференциальная пара, а фактически шина. Каким образом соединять параллельные шины? Переходными отверстиями, это, конечно, я понимаю. Но опять же, хотел бы узнать насчет документов на правила разводки таких шин.
Беда в том, что информацию по разводке печатных плат я нахожу, но не нахожу в них тонких моментов, интересующих меня в первую очередь. Отсюда есть некоторая дюжина мелких вопросов, из разряда "а можно ли на таких частотах использовать в отдельных линиях шины переходные отверстия" и т.д.
Буду благодарен за любую предоставленную информацию. Было бы очень замечательно, если все-таки были какие-то фирменные pdf, раскрывающие весь спектр подобных вопросов.
Спасибо за внимание!

[SM]

Выравнивать длины, в первую очередь, нужно в синхронных интерфейсах, когда есть опасность того, что данные/управление обгонят клок (отстанут от клока), и получится либо метастабильность в принимающем устройстве, либо прием данного не с того такта. NAND, SRAM - асинхронные, в асинхронном интерфейсе уже учтено, что данные выставлены заранее, а их прием происходит тогда, когда данные на шине уже точно выставлены, и давно выставлены, и сниматься не собираются. Поэтому на этом интерфейсе, обычно, не то, что ничего выравнивать не надо, а и по дороге безнаказанно буфера можно добавлять, чтобы шину на сегменты, к примеру, поделить. И частоты там "никакие", 100 МГц это максимальная частота фронтов на такой шине, а реально там скорость доступа ниже. Так что, если длины дорожек сравнимы с дюймом плюс минус полдюйма, то вообще не о чем думать не надо, если длиннее, то можно по сигналам-стробам поставить последовательные резисторы по 33..47 ом около источника этих сигналов, чтобы уменьшить звон от отражений. Ну и вести шину по цепочке - CPU-dev1-dev2-...-devN, по возможности не разветвляя, чтобы длина ответвлений была в пределах 350-550mil

[Halfback]

SM
Скажите пожалуйста, для обеспечения 100МГц по SRAM в какие линии надо ставить терминаторы? Во все или можно обойтись малой кровью. Заранее спасибо!