RISC-V, Полностью открытый МК Опции

[gazpar]

Приветствую, коллеги!

Вот на такую новость наткнулся.

Как считаете взлетит или нет?

Сообщение отредактировал gazpar - Nov 23 2016, 18:24

[ataradov]

Конкретно этот проект - не так важно, хотя я не вижу причин почему бы и нет. У них уже есть рабочий кремний.

RISC-V - взлетит как замена Cortex.

[zltigo]

RISC-V - взлетит как замена Cortex.

С чего-бы это? Если только Cortex упадет, к чему пока причин не видно. Судя по ценам на мелкие кортексы лицензионные отчисления невелики. При этом ARM кроме ядра и массу корок периферии предлагает - наливай и пей. Как противовес и средство шантажа ARM, поддерживать и крупные компании поддерживают. Но до реального применения дойдет или нет, никто не скажет.

[ataradov]

Судя по ценам на мелкие кортексы лицензионные отчисления невелики.

Но они достаточны, чтобы производители как минимум интересовались альтернативами. И в современных реалиях проприетарные ядра уже не пойдут. И RISC-V - хороший кандидат на 32-х битную замену C51.

При этом ARM кроме ядра и массу корок периферии предлагает - наливай и пей.

Я еще не видел ни одного процессора с периферией от АРМ. Они не оптимизированы по потреблению и всяких свистелок и перделок в них не хватает.

[zltigo]

Я еще не видел ни одного процессора с периферией от АРМ. Они не оптимизированы по потреблению и всяких свистелок и перделок в них не хватает.

Вы просто совершенно не владеете вопросом . NXP сразу начинал на ARM периферии, вот такие дела. DMA в тексасе тоже изучал по документации ARM.

[ataradov]

Вы просто совершенно не владеете вопросом .

Мое мнение основано на сравнительно старых данных, новый поиск показывает, что PrimeCell теперь Retired и что пришло ему на замену - не ясно.

NXP сразу начинал на ARM периферии, вот такие дела. DMA в тексасе тоже изучал по документации ARM.

Можно конкретный пример? Какой чип от TI и номер документа от ARM? Я открыл DS на LPC11U14 и описание на несколько компонентов из PrimeCell, и сходства не нашел.

В какой документации вообще описана новая периферия от ARM?

[zltigo]

Можно конкретный пример? Какой чип от TI и номер документа от ARM?

Все их Luminary - DMA - PL230 и, не вникал, но и похоже GPIO c UART

Я открыл DS на LPC11U14 и описание на несколько компонентов из PrimeCell, и сходства не нашел.

Для начала контроллер прерываний вообще в ядро кортекса намертво попал . Мелких LPC не смотрел, но полагаю, что как и у всех LPC, как минимум UART и SSP

[ataradov]

Все их Luminary - DMA - PL230 и, не вникал, но и похоже GPIO c UART

Действительно, и GPIO и UART взяты из PrimeCell.

Для начала контроллер прерываний вообще в ядро кортекса намертво попал . Мелких LPC не смотрел, но полагаю, что как и у всех LPC, как минимум UART и SSP

У LPC везде USART, и я USART в библиотеке ARM вообще не вижу.

В любом случае - наличие периферии (за которую тоже нужно платить) - не самый главный фактор.

Сообщение отредактировал ataradov - Nov 23 2016, 21:37

[zltigo]

У LPC везде USART, и я USART в библиотеке ARM вообще не вижу.

http://infocenter.arm.com/help/topic/com.a...83f/DDI0183.pdf
http://infocenter.arm.com/help/index.jsp?t...139b/index.html

До кучи глянул ST - у них есть вплоть до армовского LCD контроллера.

Похоже только Atmel ничего не использовал.

В любом случае - наличие периферии (за которую тоже нужно платить) - не самый главный фактор.

Заплатил и используй, как противовес варианту - прикрутил что-то самодельное и надейся, что багов не будет.

[ataradov]

PL011 - Это только UART, притворяющийся 16550A. Он не умеет синхронный интерфейс.

До кучи глянул ST - у них есть вплоть до армовского LCD контроллера.

Но GPIO и UART/USART у них свой как минимум.

Сообщение отредактировал ataradov - Nov 23 2016, 21:52

[zltigo]

PL011 - Это только UART, притворяющийся 16550A. Он не умеет синхронный интерфейс.

На то он и асинхроным называется . USART, где S это синхроный - нет и соответственно "не умеет". Я, например, последний раз его использовал в 80x годах, когда он был еще исключительно в виде 8251

[alexunder]

Но они достаточны, чтобы производители как минимум интересовались альтернативами. И в современных реалиях проприетарные ядра уже не пойдут. И RISC-V - хороший кандидат на 32-х битную замену C51.

Я еще не видел ни одного процессора с периферией от АРМ. Они не оптимизированы по потреблению и всяких свистелок и перделок в них не хватает.

Причём тут C51 вообще? Кому придёт в голову менять его на risc-v? Есть же кортекс.

[ataradov]

Причём тут C51 вообще?

При том, что на него лицензий не нужно.

Кому придёт в голову менять его на risc-v?

Производителям дешевых чипов для ширпотреба.

Есть же кортекс.

Денег стоит. И зависимость от ARM не всех радует, особенно после того как их купили Японцы.

[gazpar]

Причём тут C51 вообще? Кому придёт в голову менять его на risc-v? Есть же кортекс.

Вот, кстати, совсем не аргумент.

Сколько людей и предприятий в 90х использовали Linux?

Но нет же, нашлись "чудики", кто съехали на Linux. И что теперь имеем: 85% мобильников на Андроиде с ядром Linux, по факту 98% суперкомпьютеров на Linux, подавляющее большинство серверов- опять же на Linux.

На дальней перспективе открытое свободное ПО выигрывает. Логично, что и свободные МК со свободной архитектурой, выиграют.

[AlexandrY]

Как считаете взлетит или нет?

"50 hardware instructions" - где-то я уже это слышал.

Это же PIC-и!
Но где сейчас эти PIC-и? Ушли куда-то во внутренности DC/DC или выродились в MIPS-ы

Вся шумиха только из-за призыва перевести разработки в Калифрнию, чистая политика.

[ataradov]

"50 hardware instructions" - где-то я уже это слышал.

И ARM Thumb, и любой другой RISC. Полный набор инструкций RISC-V гораздо больше и сравним с ARM-v7. Этот - аналог Cortex-M0.

Но где сейчас эти PIC-и? Ушли куда-то во внутренности DC/DC или выродились в MIPS-ы

PIC-и удивительным образом все-еще продаются в огромных количествах, как бы мне и вам ни хотелось, чтобы они померли.

Вся шумиха только из-за призыва перевести разработки в Калифрнию, чистая политика.

Конкретно этот чип делается в университете Колумбии.

Разработка архитектуры начата в университете Беркли, но никакой особой политики тут нет и продолжается разработка всем миром.

[AlexandrY]

И ARM Thumb, и любой другой RISC. Полный набор инструкций RISC-V гораздо больше и сравним с ARM-v7. Этот - аналог Cortex-M0.

Давайте линки на свою инфу.
Фишка RISC-V в том и заключается, что они заморозили свой ISA на вечно. Так и пишут. И там 50 инструкций. Это чтобы проприетарщики могли его расширять никого не спрашивая как им угодно.
Эт такая хитрая бизнес модель, видимо расчитанная, что все ардуинщики резко начнут расширять ISA микроархитектур.
А у ARMv8 уже 1070 инструкций.

[ataradov]

Давайте линки на свою инфу.

Вот официальный документ https://www2.eecs.berkeley.edu/Pubs/TechRpt...ECS-2014-54.pdf Уже тут больше 100 инструкций описано, а с расширениями L, C, B, T и P. Оно легко к той-же 1000 придет. И никто их не замораживал, но конкретный набор инструкций еще обсуждается и полностью не определен. Есть несколько конкурирующих версий, но как я понимаю ни одна из них официально не выпущена и одобрена Беркли, так что ссылок на них я сейчас не найду.

Фишка RISC-V в том и заключается, что они заморозили свой ISA на вечно. Так и пишут.

Где пишут? Стандарт полнон фраз типа "This chapter is a placeholder for a future standard extension ...".

А то, что частные компании могут свой вариант предложить - так в этом ничего плохого нет, так и задумано - собрать предложения со всех, утвердить лучшее. Так как компиляторы тоже UC Berkeley поддерживаются, от закрытых инструкций толку мало.

Но все это не важно - не хотите поддерживать, не поддерживайте, авторы переживут.

WikiPedia говорит, что "As of 2016, version 2.1 of the userspace ISA is fixed", но это относится только к версии 2.1. Это не означает, что развитие вообще остановлено.

Более актуальный стандарт тут https://riscv.org/specifications/ , но как оттуда извлечь прямую ссылку на PDF я не знаю.

Сообщение отредактировал ataradov - Nov 24 2016, 08:54

[AlexandrY]

Более актуальный стандарт тут https://riscv.org/specifications/ , но как оттуда извлечь прямую ссылку на PDF я не знаю.

По правде говоря меня этот RISC-V не интересует, но забавно как его интерпретируют.
Вот статья сегодня пришла со спамом

Т.е. обозреватель особо не верит в их "стандарты"

[Lerk]

Т.е. обозреватель особо не верит в их "стандарты"

А кто такой этот обозреватель?) Мне вот в институте (мифи), один доцент говорил, что тех. процесс ниже 45 нм не пойдет, потому что это физически невозможно... Причем когда он это говорил, у IBM уже были опытные чипы по 32нм.

Что касается RISC-V, то в ближайшей перспективе(1-2 года) уже будут серийные чипы(не от этих краудфандинговых ребят). Подписывайтесь на соотв. ветки рассылок, если интересно реальное положение дел.

[Obam]

Кто тут не мог выкачать?
[attachment=104283:riscv_spec_v2.1.pdf]
[attachment=104284:EECS_2016_118.pdf]

[jcxz]

Можно конкретный пример? Какой чип от TI и номер документа от ARM? Я открыл DS на LPC11U14 и описание на несколько компонентов из PrimeCell, и сходства не нашел.

Я работал в Tiva (TM4C129DNCPDT) с DMA. Он там как указано: "ARM ® PrimeCell ® 32-channel configurable µDMA controller"

[zltigo]

Что касается RISC-V, то в ближайшей перспективе(1-2 года) уже будут серийные чипы(не от этих краудфандинговых ребят). Подписывайтесь на соотв. ветки рассылок, если интересно реальное положение дел.

Как человеку сугубо приземленному, состояние дел с одним из претендентов в добавок к ДЕСЯТКАМ уже имеющихся ядер, совершенно не интересно.
Если им заинтересуются производители микроконтроллеров, воплотят в продукты, причем продукты с ИНТЕРЕСНОЙ периферией (пофиг ядро), если сделают нормальные коммерческие компиляторы, а не как у многих редких ядер ничего кроме, как на живую нитку сметанного GCC, то тогда и буду интересоваться и работать.

[ataradov]

Кто тут не мог выкачать?

Скачать-то можно, а вот прямую ссылку получить - нельзя.

[Lerk]

Если им заинтересуются производители...

Ну, время быстро бежит: http://www.ixbt.com/news/2016/11/25/samsung-risc-v-iot.html

[Obam]

Скачать-то можно, а вот прямую ссылку получить - нельзя.

Не надо бояться в исходный код страницы заглядывать
https://content.riscv.org/wp-content/upload...v-spec-v2.1.pdf - это ж оно?

[zltigo]

Ну, время быстро бежит: http://www.ixbt.com/news/2016/11/25/samsung-risc-v-iot.html

Конкурент M0, который нынче оптом от полубакса стоит, причем с периферией? Это сколько-же с этой суммы ARM наваривается, дабы на нем сэкономить ?
С вероятностью 99% могу предположить, что монстры типа Samsung будут пользовать это открытое ядро для закрытия . Добавят командочек своих, получат свою уникальную фирмварь и давай клепать продукт "отличный" от других.

[Shivers]

Так а всеж таки, зарелизена уже какаято ISA, рекомендованная к производству и имеющая рабочий тулчейн, или это все пока прожекты на будущее?

[ataradov]

Так а всеж таки, зарелизена уже какаято ISA, рекомендованная к производству и имеющая рабочий тулчейн, или это все пока прожекты на будущее?

Как сказано выше - "As of 2016, version 2.1 of the userspace ISA is fixed". Есть поддержка GCC/Clang/GDB и всего прочего необходимого.

[AlexandrY]

Как сказано выше - "As of 2016, version 2.1 of the userspace ISA is fixed". Есть поддержка GCC/Clang/GDB и всего прочего необходимого.

Опять сегодня спамил меня этот RISC-V
На этот раз у них какой-то прорыв с отладочными средствами - http://embedded-computing.com/news/risc-v-...dasip-ultrasoc/

И тут я читаю такое - https://www.codasip.com/2016/09/22/what-is-...you-should-too/
Оказывается RISC-V это не процессор, а просто тупой набор команд!
И реально общих и гарантированных команд там все таки 50, а остальное это фантазии и опции.

Просто ARM свою ISA не дает никому использовать для собственных процесоров. Типа как не давать свою музыку к чужим стихам.
Т.е. дело вовсе не в лицензии на ядро. Она будет требоваться и у RISC-V, ибо опенсорсные поделки точно никто не будет юзать.

А вот в чем дело я немного уже не догоняю.

[ataradov]

Опять сегодня спамил меня этот RISC-V

RISC-V - это архитектура, она не может спамить.

Оказывается RISC-V это не процессор, а просто тупой набор команд!

И? ARM - это тоже не процессор, а набор команд.

И реально общих и гарантированных команд там все таки 50, а остальное это фантазии и опции.

На текущий момент, но фантазии и опции будут стандартизированы. Это тоже самое что было с со-процессорами на ранних АРМ. А потом самое полезное (SIMD и FPU) запихнули в основной набор команд.

ибо опенсорсные поделки точно никто не будет юзать.

Спорное утверждение. В этом тут вся и идея - есть одно вылизанное ядро, не требующее лицензии. И проект в начале топика - это один из первых шагов на пути к вылизыванию.

[AlexandrY]

RISC-V - это архитектура, она не может спамить.

Спорное утверждение. В этом тут вся и идея - есть одно вылизанное ядро, не требующее лицензии. И проект в начале топика - это один из первых шагов на пути к вылизыванию.

Есчо раз. RISC-V - не архитектура, а просто ISA и больше ничего!

И какое это опенсорсное ядро может быть вылезанное если нормальный дебаг только эти парни из UltraSoC туда всунут и слупят за это будь здоров.
А без дебага вы это только студентам сбагрите.

[Shivers]

Поддержу - опен сорс никто использовать не будет, поскольку нет саппорта. Это как линукс - есть бесплатный, а есть с платной подпиской, где авторы отвечают своими деньгами за качестве продукта. Никто в здравом уме в железо не поставит опенсорс блок: слишком велики риски, которые в нормальной ситуации делятся с поставщиками айпи, а в случае опенсорса никто ни за что не отвечает. Опенсорс хорош для софта, когда если облажался, то быстренько накатил патч, извинился, и все забыли. В железе стоимость одного только запуска исчисляется сотнями тысяч долларов - извинения никто не примет, за ошибку придется платить из собственного кармана.

[Shivers]

Наткнулся на такую статью http://www.eejournal.com/archives/articles...crosemi-risc-v/

Now, Microsemi is introducing support for the new RISC-V open processor architecture in their Igloo2, SmartFusion2, and RTG4 product lines

Похоже я был не прав, говоря о бесполезности опен сорс ядер. В ПЛИС может и взлететь за счет массовости.
Очень понравился этот кусок, к вопросу об архитектуре и ISA:

It’s important to understand that RISC-V is not a processor, or even a processor architecture (unlike ARM’s offerings, for example). RISC-V is an open instruction set architecture (ISA) defined by the RISC-V foundation (of which Microsemi is a founding member). The ISA was officially frozen ”forever” in 2014, so if you write software for RISC-V today, it should run on RISC-V for eternity without the risk of requiring a port to a newer version of the architecture.

[ataradov]

Еще один живой чип https://www.crowdsupply.com/sifive/hifive1 с открытыми исходниками. Поддерживаемые расширения:

* RV32I Base Integer Instruction Set, Version 2.0
* “M” Standard Extension for Integer Multiplication and Division, Version 2.0
* “A” Standard Extension for Atomic Instructions, Version 2.0
* “C” Standard Extension for Compressed Instructions, Version 1.9
* RISC-V Privileged ISA Specification, Version 1.9.1
* RISC-V External Debug Support, Version 0.11

[Shivers]

Еще один живой чип

Это все то же ядро Rocket-chip из Беркели, с инструкциями RISC-V и продвинутыми кэшами. Исходники открыты, но кто умеет писать на CHISEL? Чтобы это ядро пощупать, нужно ждать, когда его кто нибудь портирует на более привычный HDL. Хорошо ребята зашифровались, нечего сказать.

[ataradov]

Это все то же ядро Rocket-chip из Беркели, с инструкциями RISC-V и продвинутыми кэшами.

Ну так в этом вся идея - для реальных чипов использовать стандартное ядро со своей периферией. Не думаю, что это плохо.

Для практических целей без разницы (в пределах новых багов, конечно) кто делает ядро.

Выбор языка - странный, но лучше работающие вещи на странных языках, чем бесконечные поделки на нормальных.

[Shivers]

Я это к тому, что ядро - всего одно пока, а чип по ссылке - один из тех 15, о которых написано на сайте risc-v.org Других ядер видимо пока нет.
Что касается CHISEL, то я так и не понял - какие синтезаторы его поддерживают?

А вот объяснения авторов о выборе языка https://www.quora.com/What-exactly-is-the-p...e-pros-and-cons

[jorikdima]

Поддержу - опен сорс никто использовать не будет, поскольку нет саппорта. Это как линукс - есть бесплатный, а есть с платной подпиской, где авторы отвечают своими деньгами за качестве продукта. Никто в здравом уме в железо не поставит опенсорс блок: слишком велики риски, которые в нормальной ситуации делятся с поставщиками айпи, а в случае опенсорса никто ни за что не отвечает. Опенсорс хорош для софта, когда если облажался, то быстренько накатил патч, извинился, и все забыли. В железе стоимость одного только запуска исчисляется сотнями тысяч долларов - извинения никто не примет, за ошибку придется платить из собственного кармана.

Ставят ставят. В том числе очень крупные компании на крупных проектах. Иногда дорабатывают сами, иногда нет.
А что такого поставить опенсорс процессор. Его что оттестировать нельзя? Его куда проще оттестировать чем большой софт.

[Lerk]

Я это к тому, что ядро - всего одно пока, а чип по ссылке - один из тех 15, о которых написано на сайте risc-v.org Других ядер видимо пока нет.

10:15am SCRx: a family of state-of-the art RISC-V synthesizable cores Alexander Redkin, Syntacore

Одно из этих ядер уже есть в кремнии.

С лайв-блога воркшопа(http://www.lowrisc.org/blog/2016/11/fifth-risc-v-workshop-day-two/):

<h2 id="scrx-a-family-of-state-of-the-art-risc-v-synthesizable-cores-alexander-redkin:529e3037a37627249629f6513082618e">SCRx: a family of state-of-the art RISC-V synthesizable cores: Alexander Redkin</h2>

• Syntacore develops and licenses energy-efficient programmable cores implementing the RISC-V ISA
• SCRx is the family of RISC-V implementations, now available for evaluation. Each core can be extended and customised
• The smallest core, SCR1 is less than 20kgates in a basic untethered configuration.
• SCR3 is a high-performance MCU core with up to 1.7DMIPS/MHz, 3.16CoreMark/MHz.
• SCR4 is an MCU core with a high-performance FPU.
• SCR5 is an efficient mid-range embedded core. Full MMU with Linux support. 1GHz+ at 28nm, and 1.5+DMIPS/MHz per core.
• In the near term, want to support the latest privileged spec, adding trace debug

[jcxz]

А что такого поставить опенсорс процессор. Его что оттестировать нельзя? Его куда проще оттестировать чем большой софт.

Если-б это было так, не было бы еррат на МК...
А так - получается, что даже во вдоль и поперёк вроде известном Cortex-ядре умудряются сделать ошибки, не выявленные даже на стадии тестирования... что уж говорить о проприетарных поделиях, подумать страшно какая там будет еррата.....

[lexx]

А так - получается, что даже во вдоль и поперёк вроде известном Cortex-ядре умудряются сделать ошибки, не выявленные даже на стадии тестирования... что уж говорить о проприетарных поделиях, подумать страшно какая там будет еррата.....

Часто все это работает на ограниченной прошивке, если критичных багов нет и никому больше к нему доступа не давать, то почему и нет. Иногда просто нужен мелкий процессор для управления железом, проблема конечно, но если новая ревизия очень критична, то даже и не знаю

Насколько сильно это отличается от openrisc, который уже известен лет 10

[Raven]

Думаю, в скором времени многие компании из RISC-V сообщества выложат свои младшие модели в открытый доступ. Это в духе riscv.org и современного взгляда на маркетинг. Пример: PULPino - микроконтроллер из PULP-семейства. Он уже вроде как должен быть доступен в public domain'е.

[Shivers]

Нашел исходники какого то простенького ядра risc-v на верилоге https://github.com/ucb-bar/vscale Но так почитал, оказывается Chisel вполне себе HDL язык, поскольку существует транслятор в верилог. Т.е. гипотетически можно взять открытые сорцы rocket-chip на Chisel и прошить их в ПЛИС.

А тем временем выложили слайды с конференции 5th RISC-V Workshop https://riscv.org/2016/12/5th-risc-v-workshop-proceedings/

[Shivers]

Наверное всем будет интересно: оказывается, RISC-V делают и в РФ, причем давно.
Кремниевое отделение Тэкон изготовило один SoC с 32-х разрядным ядром RISC-V, а сейчас разрабатывает и 4-х ядерную версию. Процессоры предназначены, я так понимаю, для внутренних нужд Тэкон (АСУ). Было бы интересно услышать от самого Тэкона, что за процессорные ядра у них - купленные, скачанные из интернета, или сами разрабатывали.

[Lerk]

Наверное всем будет интересно: оказывается, RISC-V делают и в РФ, причем давно.
Кремниевое отделение Тэкон изготовило один SoC с 32-х разрядным ядром RISC-V, а сейчас разрабатывает и 4-х ядерную версию. Процессоры предназначены, я так понимаю, для внутренних нужд Тэкон (АСУ). Было бы интересно услышать от самого Тэкона, что за процессорные ядра у них - купленные, скачанные из интернета, или сами разрабатывали.

Они даже успели его презентовать на выставке в Питере Что касается процессоров и их начинки, то на следующем risc-v воркшопе, вероятно, можно будет увидеть.

[=SSN=]

E310 MCU:

SiFive's Freedom E310 MCU is implemented in the TSMC 180G process, runs at better than 300 MHz, and includes 16kB each of L1 cache and of data scratchpad memory. It also has 8kB of mask ROM and 8kB of in-circuit one-time programmable memory as well as a quad-SPI Flash controller for off-chip, execute-in-place code. The E310's IO offerings include a GPIO complex, watchdog, and a JTAG-connected debug module.

[ataradov]

E310 MCU:

Я их на кикстартере поддержал, должны прислать плату в конце месяца. Посмотрим как оно.

[Raven]

Прорастает потихоньку на отечественной почве: risc-v.ru

[Raven]

Open-Source RISC-V:

SiFive, E310
Syntacore, SCR1

[hitch]

Кто был на мероприятии RISC V Developers Forum поделитесь пожалуйста впечатлениями, а ещё лучше материалами

З.Ы. Информация для размышления... В конце ноября прошло другое знаковое событие, так его организаторы в течении близжайших недель предоставят все материалы совершенно бесплатно.

З.З.Ы Хорошо, что унас подобный форум вообще состоялся. Спасибо организаторам!

[Lerk]

Хм, если кратко.
Синтакор рассказал о том, что такое вообще RISC-V, откуда ноги растут, кто руководит и т.д. Для тех, кто не в курсе, видимо. Также сделали обзор системы команд, своих ядер, похвастались двумя клиентскими тейпаутами. И небольшое овервью тенденций развития RISC-V, какие экстеншны планируются и т.д.
КлаудБир и Кортус рассказали про себя и свои ядра.
Парень из МИЭТа рассказал про то, как знатно они натр*хались с Chiesel'ом, фиром, а в итоге для своего проекта взяли uRV от церна. Идея была в том, чтобы сделать упор не на железной составляющей, а как перейти уже к прикладному софту - линукс, ПО и проч. Т.е. прорабатывали флоу для отладки софта на симуляторе.
MicroTESK рассказал про то, что они сделали тул, который на основе формального описания ISA создает 100500 тестов для ядра. Для Risc-V описание делали два месяца, емнип. На бумаге выглядит здорово.

Народу было мало, человек 50. Есть планы сделать конфу ежегодной и расширить состав.

В общем, если чисто наша специфика процесса не интересует, то читайте материалы с risc-v воркшопов

Со стороны потребителей были такие вопросы, типа: когда будет уже проц общего назначения?(никогда, на конфе были разработчки ядер, а не снк), почему мы должны предпочесть ваши решения арму, если арм уже имеет миллиарды инсталляций?(деньги + расширяемость ядра, чего нету у арма, что может дать резкий прирост произв. на спец задачах), почему вы решили что риск5 не помрет?(потому что nvidia, wd, amd и проч гиганты индустрии уже проектируют/выпускают мелкие периферийные процы на риск-5). Как-то так.

[hitch]

Хм, если кратко.

Спасибо! Из раздатки что-нибудь стоящее было?

Реклама говорила, что будут ещё миландровцы и "все все все"... Такая реклама. Кстати, у нас ещё этим делом интересуются в бауманке, Микроне, НИИСИ РАН и НПО А, так что направление врят ли захиреет, как OpenRISC.

[Stewart Little]

Спасибо! Из раздатки что-нибудь стоящее было?

Скорее нет, чем да. Только презентации (слайды докладов).

Реклама говорила, что будут ещё миландровцы и "все все все"... Такая реклама. Кстати, у нас ещё этим делом интересуются в бауманке, Микроне, НИИСИ РАН и НПО А, так что направление врят ли захиреет, как OpenRISC.

Представители Миландра и НИИСИ присутствовали.

ОФФ: А еще в анкете, в вопросе "Откуда узнали о мероприятии", был пункт "electronix"

[hitch]

Как и обещали организаторы заморской конференции, они выложили в открытый доступ все материалы.

Жаль, что наши же соотечественники стали брать деньги не только за участие в своём мероприятии, но и за материалы.

[designer78]

Жаль, что наши же соотечественники стали брать деньги не только за участие в своём мероприятии, но и за материалы.

Ну там конечно скорее кофе, жрачка да аренда зала денег стоит.
Ну надо признать что в Милпитасе все гораздо демократичнее и тебе презентахи и тебе видяхи.

Ну а может кто прояснить, я правильно понимаю, что то что делается в Беркли пишется на неком Chisel-ле?
Вопрос зачем? И как потом например эти ядра дезайн компайлеру скармливать?
Сори, возможно совсем ламерские вопросы, но может кто прояснит тему.

Сообщение отредактировал designer78 - Dec 9 2017, 23:05

[ataradov]

Ну там конечно скорее кофе, жрачка да аренда зала денег стоит.

Они ее поэтому и провели в здании WD (бывший SanDisk). Так проходят многие сравнительно небольшие конференции - в здании одного из участников. А кофе и печеньки не так дорого организовать.

Ну а может кто прояснить, я правильно понимаю что то что делается в Беркли пишется на неком Chisel-ле?
Вопрос зачем?

Да, так как оба проекта - исследовательские и спонсируются университетом.

И как потом например эти ядра дезайн компайлеру скармливать?

Chisel превращается в том числе и в Verilog на выходе.

Но похоже, что реальные коммерческие проекты изначально делаются на Verilog. Открытость для них не важна, им нужна доступность инженеров со знанием языка.

[designer78]

Chisel превращается в том числе и в Verilog на выходе.

А вот с этого момента поподробнее пожалуйста.
Легким движением руки или через бубнотанцы?

[ataradov]

А вот с этого момента поподробнее пожалуйста.
Легким движением руки или через бубнотанцы?

Это стандартная фишка официального синтезатора: "Generates low-level Verilog designed to pass on to standard ASIC or FPGA tools" ( https://chisel.eecs.berkeley.edu/ ).

Так что сложность равна сложности использования самого языка. Но я его ни разу не пробовал, так что не знаю. Не уверен, что у него есть видимые преимущества перед SV. Но у SV есть поддержка всеми производителями ПО.

Сообщение отредактировал ataradov - Dec 10 2017, 00:13

[hitch]

Scala (и библиотека Chisel) людям потребовалась на этапе создания полностью конфигурируемых моделей. После правки одного конфиг. файла можно получить как 32, так и 64 битный проц. Кроме того, на выходе не только синтезабельный верилог, но и высокоточная модель на Си, которая моделируется в разы быстрее.
Конечно scala может сгенерировать код менее оптимальный, чем мы с вами напишем сразу на верилоге,. За это такой подход и ругают. Однако скорость разработки увеличилась в 10-100 раз.

Даже в библиотеке корок Microsemi лежит ядро от Sifive, которое сгенерено из Скалы. Такой верилог в дальнейшем практичеки не возможно изменить под себя, но это требование к нему и не выставлялось

Сообщение отредактировал hitch - Dec 10 2017, 10:48

[ataradov]

Scala (и библиотека Chisel) людям отребовалась на этапе создания полностью конфигурируемых моделей. После правки одного конфиг. файла можно получить как 32, так и 64 битный проц. Кроме того, на выходе не только синтезабельный верилог, но и высокоточная модель на Си, которая моделируется в разы быстрее.

Все это можно сделать и стандартным Verilog-ом. Превращение в Си делается платными и очень дорогими инструментами, но делается.

Ну и задать разрядность регистров `define-ом тривиально.

Даже в библиотеке корок Microsemi лежит ядро от Sifive, которое сгенерено из Скалы.

Это из-за лени писать с нуля, а не преимущество скалы.

[designer78]

Да есть такая фича, (2.1.3 Generating the Verilog)
https://chisel.eecs.berkeley.edu/2.2.0/getting-started.html

Только вопрос получится ли таким кодом против ARM-а боротся.
Может будет проигрышь по скорости, потреблению.

[Александр С.]

Поковырялся пару месяцев со SCALA для RISC-V (Chisel). Впечатления двоякие. Есть возможность писать Verilog black-box(т.е. вставки) для особо ответственных применений, но я чувствую все это сгенерит такой Verilog-source, что потом не разобраться при всем желании. Обсуждал эту тему с ребятами из МИЭТ - они с этим солидарны.

case-statement в chisel организованы отвратительно - там нет взаимоисключающих событий как в Verliog - кто хочет может через if else писать...

Обсуждал RISC-V с инженером пишушим конвейер процессора MIPS. Говорит в RISC-V содрали их архитекткру но переставили местами операнды и ничего нового туда не привнесли. К тому же ядро RISC-V не включает out of order исполнение и ряд других фишек что не позволяет сделать из него взрослый CPU для вычислений, а когда эти фишки появятся - он перестанет быть открытым...
Лично я вижу проблемой как в MIPS так и в RISC-V сложности в программной совместимостью. Если мы их поборем хотя бы на имкеющихся процессорах Байкал, то с тем же успехом мы их поборем на RISC-V и начинать тут нужно не с процессора, хотя для АСУ ТП и оборонки - очень хорошее решение при условии что вторым писать нужно на System Verilog'е

Вообще Chisel штука интересная. Прежде всего тем что на него можно натравить студентов программерских специальностей и они будут вполне таки нормально на нем писать - это более массовый и привычный многим способ программирования. Потому он и родился в стенах американского университета. Утверждается что он не являестя высокоуровневым языкам программирования как бывший когда-то System-C, а является чем то вроде альтернативы System Verilog, опять же повторюсь не для тех кто владеет последним, а для тех кого учили прогать на высокоуровневых языках, коих значительно больше. Если вы знакомы с System Verilog - вы вероятно предпочтете SV.

Сообщение отредактировал Александр С. - Dec 10 2017, 17:24

[ataradov]

Только вопрос получится ли таким кодом против ARM-а боротся.

Реальная борьба идет с настоящим Verilog-ом, обкатка и разработка с Chisel.

RISC-V - это ISA, а не конкретная реализация, и никто не настаивает на использовании авторского кода.

Говорит в RISC-V содрали их архитекткру но переставили местами операнды и ничего нового туда не привнесли.

Это абсолютная чушь. Так только кажется первые 10 секунд, плотом становится очевидно, что в отличие от авторов MISP, авторы RISC-V головой думали немного.
Основные отличия:
1. Все индексы регистров всегда фиксированы, а не скачут от инструкции к инструкции.
2. Все константы используют знаковое расширение и знак во всех инструкциях находится в 31 бите опкода. Это позволяет начать расширение знака независимо от декодирования константы. И они пытались как можно больше сохранить позиции бит для констант. Из-за этого они все выглядят как оливье в опкоде, зато декодирование быстрое.
3. Операции умножения и деления возвращают результат в нормальных регистрах, а не в LO HI.
4. ISA заранее содержит механизм расширения до 256-битных инструкций, и компрессию до 16-битных. Сжатый набор по размеру кода дает такой-же выигрыш как и Thumb (20-30%), но при этом гораздо удобнее и проще.

И это только базовый набор ~50 команд. Все остальное вектор, DSP, FP) - все новое.

А "изобрести" MIPS I/II может любой школьник, который только что о процессорах услышал - это примитив.

К тому же ядро RISC-V не включает out of order исполнение и ряд других фишек что не позволяет сделать из него взрослый CPU для вычислений, а когда эти фишки появятся - он перестанет быть открытым...

RISC V - это только ISA, а не конкретная имплементация. Вот вам OOO - https://github.com/ucb-bar/riscv-boom .

Лично я вижу проблемой как в MIPS так и в RISC-V сложности в программной совместимостью. Если мы их поборем хотя бы на имкеющихся процессорах Байкал, то с тем же успехом мы их поборем на RISC-V и начинать тут нужно не с процессора, хотя для АСУ ТП и оборонки - очень хорошее решение при условии что вторым писать нужно на System Verilog'е

Это проблемы военки. В коммерческом плане выбор стоит между оплатой лицензии RAM-у или оплатой труда людям, не совсем знакомым с архитектурой, и работающим с не таким богатым набором инструментов. Но ситуация с последним постоянно улучшается.

[hitch]

Иван Покровский наверное читает наш форум, раз выложил у себя на сайте основные материалы конференции. За это ему большое спасибо!

[Shivers]

Если кто занимался этим, посоветуйте, плиз, verilog-репозиторий с желательно облегченной (без кэшей и с минимумом периферии) реализацией 16 или 32 бит RISC-V.

[ataradov]

Если кто занимался этим, посоветуйте, плиз, verilog-репозиторий с желательно облегченной (без кэшей и с минимумом периферии) реализацией 16 или 32 бит RISC-V.

Похоже что PicoRV32 наименее навороченный - https://github.com/cliffordwolf/picorv32

Я только что опубликовал свою реализацию - https://github.com/ataradov/riscv . Но это сильно любительский проект, я на звание гуру не претендую. Сейчас все сильно заточено на работу с FPGA и активное использование двухпортовой памяти для программы/данных. Я активно работаю над улучшениями. Проектов для FPGA пока не публикую, так как они пока что в сильной разработке.

Это ядро проверенно на MAX 10 и вроде работает.

Главная цель моего проекта - простота использования в качестве простого котроллера для FPGA проектов, ничего более.

Сообщение отредактировал ataradov - Jan 7 2018, 18:46

[hitch]

Если кто занимался этим, посоветуйте, плиз, verilog-репозиторий с желательно облегченной (без кэшей и с минимумом периферии) реализацией 16 или 32 бит RISC-V.

- SCR1 система команд RV32I|E[MC] от компании Syntacore
- Freedom E310 RV32(I/E)MC от компании SiFive, кроме того его под себя адаптировали Microsemi тут
- E203 RV32IMAC от китайской компании Silicon Integrated
- uRV RV32IMC от CERN
- проект pulp от Цюрихского и Болонского гос. универов, но там возможно слишком много периферии для вас.

Есть ещё более 10 открытых проектов, но они либо не 32 с компактным набором инструкций, либо не развиваются.

[Shivers]

Спасибо!

[AVR]

Скажите пожалуйста, в чем суть RISC-V? Она дает кучу инструкций на такт? Какие преимущества, помимо очень важного что оно открытое.
Из того что понял - есть сверх базовый набор инструкций, код для которой заработает на любой вариации, но можно легко добавлять свои супер-ускоренные инструкции и и вариации - это тоже очень хорошо на фоне открытости.

Но что есть еще?

[ataradov]

Скажите пожалуйста, в чем суть RISC-V?

Это просто набор инструкций. Как вы его исполнять будете - это ваше дело, хоть все одновременно.

Но что есть еще?

А нужно что-то еще? Независимость от ARM-а уже не плохо, особенно учитывая его новых зозяев.

[Kabdim]

То что над компилятором и прочими утилитами не нужно ломать голову + то что тесты уже готовы.

[di4zerus]

А нужно что-то еще? Независимость от ARM-а уже не плохо, особенно учитывая его новых зозяев.

А чем плохи новые хозяева? SoftBank вложил деньги, а программисты то всё равно британские.

[ataradov]

А чем плохи новые хозяева? SoftBank вложил деньги, а программисты то всё равно британские.

Кто девушку ужинает тот ее и танцует. Британским программистам скажут закладки включить - включат и не денутся никуда. Плюс SoftBank продал 25% Саудовской Аравии.

[di4zerus]

Британским программистам скажут закладки включить - включат и не денутся никуда.

А разве его не в Vetrilog покупают?
Потом же его по кремнию размазать надо.

Плюс SoftBank продал 25% Саудовской Аравии.

Согласен. Это опасно. Тут могут на политику повлиять.
С другой стороны тираж миллиардный, и вряд ли они смогут позволить себе такие шалости. Ведь их решения зависят не только от их "боссов", но и покупателей.

[COMA]

Я только что опубликовал свою реализацию - https://github.com/ataradov/riscv . Но это сильно любительский проект, я на звание гуру не претендую. Сейчас все сильно заточено на работу с FPGA и активное использование двухпортовой памяти для программы/данных. Я активно работаю над улучшениями. Проектов для FPGA пока не публикую, так как они пока что в сильной разработке.

Это ядро проверенно на MAX 10 и вроде работает.

А есть какие-то метрики?
макс. частота работы, занимаемые ресурсы, производительность на МГц ?

Upd. все есть в репозитории.

[ataradov]

А разве его не в Vetrilog покупают?

Покупают Verilog, но и закладки сейчас не топорные идут. Понятно, что там регистра не будет специального, который доступ ко всему открывает. А вот незаметный "баг" по типу Meltdown и Spectre вполне можно заложить.

[di4zerus]

А вот незаметный "баг" по типу Meltdown и Spectre вполне можно заложить.

Так ведь и заложили же
С другой стороны, в RISC-V процессорe после воплощения в чипе тоже можно "косякнуть" на Meltdown?


Сообщение отредактировал di4zerus - May 12 2018, 16:37

[ataradov]

С другой стороны, будут ли открыты RISC-V процессоры после создания процессоров?

По крайней мере будет шанс, хоть и маленький. С ARM попытки сделать открытую реализацию заканчиваются письмами от юристов.

Например, MIPS открыты для университетов.

Они точно открыты, а не как ARM DesignStart - код на Verilog, но обфусцированный?

При прочих равных проще выбрать открытую архитектуру, даже если чипы и закрыты. И ARM это тоже понимает, поэтому сделал Cortex-M0+ и Cortex-M3 доступными всем через DesignStart.

[yes]

вопросы:
1) есть ли опенсорсная реализация с double precision FPU?
2) есть ли проекты верифицированные для ПЛИС (то есть собирающиеся для ПЛИС и протестированные?
3) какую-нибудь сравнительную характеристику опенсорсных/коммерческих имплементаций в одной таблице можно увидеть?

в рамках "а поговорить":
так и не понял, что дает открытость архитектуры (при том, что опубликована только ISA)?
ну например, кто мешает использовать тот же SPARC (кстати, в RISC-V сообществе усиленно доказывают, что у них лучше, чем у опенспарка - сомневаюсь)
ну или же ARM - есть ISA, если делать чипы, то что, будут юридические проблемы? где это написано? я поимплементировал лет 20 назад ARM7 в силиконе, да и на опенкоресах есть несколько имплементаций (насколько отлажены - хз)
а MIPS32 - вот например Элвис клепает (по моему этот же код ходит и по другим отечественным конторам, менее публичным, и говорят - исходники утеряны , нетлист ), да и у МЦСТ SPARC есть - то есть публично рекламируются и все-такое. почему их не берут за вымя лойеры соответствующих правообладателей?

а про архитектуру - имхо, не стоит и выеденного яйца (пока не стала стандартом - в этом плане очень подгадили OpenRISC-у эти деятели), возьмем х86 - архитектура го-но, но зато имплементации со всеми этими теневыми регистрами, аут-оф-ордерами и т.п. кроет все продвинутые архитектуры лет 20 как кит черепаху

[Shivers]

В рамках "а поговорить" сертификация своего чипа на соответсвие какойлибо архитектуре - очень и очень дорогое удовольствие. Поэтому чипы Элвис, мультиклет и комдив - мипсы только не офицально, а офицально - вроде как самостоятельные архитектуры. Думаю, то же и со спарком. А риск-5 вроде как открыт изначально, и никто права не имеет что с кого то требовать. Если ISA соответствует - значит риск-5, и точка.

[yes]

ну может я сужу как-то не так, но все-таки - ведь есть OpenRISC - официалная архитектура со своей экосистемой и т.д., которой эти любители описать железо на джаве вобщем-то нанесли урон. то есть ограниченные силы сообщества, поддерживавшие свободное железо будут распылятся. то есть несколько плохих реализаций хуже, чем одна хорошая.
а сертификация - не слышал, чтобы продавалась именно сертификация, то есть некий "прув" что архитектура соответствует. продается обычно реализация, то есть софт-коре (хард, по-моему, уже и не продают). а то что там сделают в режиме homebrew Элвисы и т.п. никого не волнует, ну то есть утруждать себя, чтобы подтвердить соответствие "МИПСу" Imagination точно не будет.
забыл про х86 написать - ведь был период, когда все кинулись клепать х86-е (не только АМД - Cyrix, Via и т.д.) и Интел их особо не судил (с его-то лойерами) - значит были какие-то причины. бодались (с АМД), по-моему, на патентах по реализаций векторных ускорителей sse и т.д. а не по IA32

[Obam]

Элвисы и проч. мультиклеты широко известны лишь в очень узких кругах: неуловимость этих "Джо" не поддаётся описанию

...
забыл про х86 написать - ведь был период, когда все кинулись клепать х86-е (не только АМД - Cyrix, Via и т.д.) и Интел их особо не судил (с его-то лойерами) - значит были какие-то причины.

Только вот стоило появиться клонам и численное обозначение (не патентуемое) заменили на имя собственное ("пеньтиюм"), а АМД Интелю нужна, иначе под антимонопольное законодательство влетает.

Сообщение отредактировал Obam - Jun 13 2018, 14:44

[ataradov]

ну или же ARM - есть ISA, если делать чипы, то что, будут юридические проблемы? где это написано? я поимплементировал лет 20 назад ARM7 в силиконе, да и на опенкоресах есть несколько имплементаций (насколько отлажены - хз)

Все что выложено - это ARMv2 и ниже. На более позднее патенты еще не истекли и ARM за этим следит. Они Cease and Desist моментально посылают.

У RISC-V есть одно большое преимущество по сравнению со всем перечисленным - за ним стоят большие компании.

Сообщение отредактировал ataradov - Jun 14 2018, 06:58