2018 Вопросы начинающих , Для версий AD17 и младше Опции

[Sanchosd]

Сейчас не вспомню, кто подсказал эту серию статей:

https://blogs.mentor.com/tom-hausherr/blog/...library-part-2/

Там ЕМНИП 19 частей - очень хорошо изложена логика выбора сетки для размера площадок и их шага. И всей геометрии компонента.

Спасибо! Сейчас погляжу, что там такое!

ЗЫ: может пора ветку "Вопросы 2018 открывать", а то уже 94-я этой темы.
Пардон, если не в свое дело лезу)

Сообщение отредактировал Sanchosd - Jan 29 2018, 08:20

[Gluk]

Цвета в редакторе плат, тьфу блин!

Такое дело - настраиваем цвета и сетку на плате как-то (или оставляем по-умолчанию). Открываем чужой файл, при рисовании которого сетка была точками, а не линиями и цвет сетки какой-то угарный. Эти цвета сохраняются! Переходим в свой файл и цвет сетки и платы переключается на цвет из чужой платы! Это как-то лечится или страдать вечно? 16.1

[Димон Безпарольн...]

Как создать правило, чтобы на зазоры Board Outline Clearence не проверялись слои шелкографии?

[Lehin_05]

Как создать правило, чтобы на зазоры Board Outline Clearence не проверялись слои шелкографии?

прописать в правиле BoardOutlineClearance: All Xor OnSilkscreen.

Тогда правило будет проверять все, кроме шелкографии.

[Димон Безпарольн...]

прописать в правиле BoardOutlineClearance: All Xor OnSilkscreen.

Тогда правило будет проверять все, кроме шелкографии.

Или так:

[Димон Безпарольн...]

Как правильно задавать области запрета прокладки дорожек у элементов в PCB библиотеки?

[Владимир]

Объекты на слое KeepOut (Для всех слоев)
Объекты на слое со свойством KeepOut (Для данного слоя)
В последних версиях запреты настраиваются отдельно для Track И т.п.

[Master_MW]

Доброго времени суток! Вопрос скорее всего в эту ветку.

Суть проблемы в следующем: Открываю один из старых проектов (AD17) где нужно внести изменения , компилирую.

При компиляции выдает ошибку "Dublicate Net Names Wire _имя цепи_"

Имя цепи указано при помощи Net Label. Так, например Net Label CAN_H , стоит на двух листах (на разъеме и драйвере) . И ругается. Полная перерисовка не помогает. В чем может быть дело?

[Владимир]

1 Ищите лишний пробел или написание СА рсскими(английскими). А проще Сопи пасте Netlabel
2 Если не помогает -- В настройках проекта ищите (скорее всего у вас все Global)
если иерархия -- там надо смотреть внимательней

[Sanchosd]

Друзья, скажите. а кто-то использует SolidWorks Modeller для Альтия?
Если да, то где можно почитать как им пользоваться?

[Master_MW]

Копипастинг не помогает. Неты все названы на английской раскладке и проблемы со всеми нет лейблами одной цепи, но расположенными на различных листах. Названия нет лейблов 100 процентов одинаковые на английской раскладке без пробелов

Может подскажете, что именно надо рыть в настройках?

[Владимир]

Значит на линии взвимосвязи присутсвуют разноименные Netlabel
Ищите.

[peshkoff]

Доброго времени суток! Вопрос скорее всего в эту ветку.

Суть проблемы в следующем: Открываю один из старых проектов (AD17) где нужно внести изменения , компилирую.

При компиляции выдает ошибку "Dublicate Net Names Wire _имя цепи_"

Имя цепи указано при помощи Net Label. Так, например Net Label CAN_H , стоит на двух листах (на разъеме и драйвере) . И ругается. Полная перерисовка не помогает. В чем может быть дело?

зависит от типа проекта (иерархия/плоский и т.д.)

у вас есть порты на схеме?

[Master_MW]

Значит на линии взвимосвязи присутсвуют разноименные Netlabel
Ищите.

Да осмотрел все. Разноименности нет. Лан, буду копать, если выясню причину, отпишусь здесь.

зависит от типа проекта (иерархия/плоский и т.д.)

у вас есть порты на схеме?

Портов на схеме нет. А как посмотреть какой именно тип проекта? Или это определяется только наличием на схеме sheet entry, sheet symbol и портов?


P.S. Поправка:

Косяк нашел на одном из 8-ми листов схемы закрался порт вне рабочей зоны листа схемы выкуривал через навигатор, из-за замылившихся глаз не сразу заметил. Отсюда и всплывали проблемы. Спасибо за помощь

[peshkoff]

Да осмотрел все. Разноименности нет. Лан, буду копать, если выясню причину, отпишусь здесь.



Портов на схеме нет. А как посмотреть какой именно тип проекта? Или это определяется только наличием на схеме sheet entry, sheet symbol и портов?


P.S. Поправка:

Косяк нашел на одном из 8-ми листов схемы закрался порт вне рабочей зоны листа схемы выкуривал через навигатор, из-за замылившихся глаз не сразу заметил. Отсюда и всплывали проблемы. Спасибо за помощь

Тип проекта настраивается в свойствах проекта Project\Options\Options
Если сами ничего не правили, то у вас, скорее всего, стоит автоматик
тогда альтиум считает, что проект плоский - флат, если нет портов.
если порты есть, то иерархия. в этом случае он цепи соединяет через порты и одинаковые нетлейблы на разных листах считаются разными цепями , если не соединены портами.

[filmi]

Цвета в редакторе плат, тьфу блин!

Такое дело - настраиваем цвета и сетку на плате как-то (или оставляем по-умолчанию). Открываем чужой файл, при рисовании которого сетка была точками, а не линиями и цвет сетки какой-то угарный. Эти цвета сохраняются! Переходим в свой файл и цвет сетки и платы переключается на цвет из чужой платы! Это как-то лечится или страдать вечно? 16.1

Это наблюдается на всех релизах Альтиума. Ужас как бесит!

[Hupyter]

Развел вот платку



Тут по центру 2 крепежных отверстия диаметром 3.2 мм (не металлизированные).
Сделал гербер-файлы, и вот файл GTL (Top Layer) имеет такой вид:



И тут я че то засомневался, это вообще правильно? Слой Top Layer он ведь только для проводников, или нет?
Отверстия делал с помощью Place>Pad. Там в свойствах ставил диаметр 3.2, а еще в Size and Shape (размеры и форма) тоже 3.2мм

[Владимир]

а еще в Size and Shape (размеры и форма) тоже 3.2мм

А зачем? Все что там указана-- это для меди. Понятно, что ее там не будет, так как там все высверливаться будет. Но чтоб даже мыслей не было-- делайте нулевыми. В любом случае меньше чем диаметр высверливания с учетом допуска

[peshkoff]

....а еще в Size and Shape (размеры и форма) тоже 3.2мм

Вот этот шейп и нарисован.
если вас он смущает, выставить в 0.
(но я бы здесь сделал метализированное отверстие с площадкой)

[Hupyter]

Вот этот шейп и нарисован.
если вас он смущает, выставить в 0.
(но я бы здесь сделал метализированное отверстие с площадкой)

А как это сделать? Я за AD сел 3 дня назад
Указать Hole 3.2mm, а Size and Shape 5.2mm? И на каком слое делать?

Сообщение отредактировал Hupyter - Feb 2 2018, 08:17

[Владимир]

Указать Hole 3.2mm,

да

а Size and Shape 5.2mm?

ноль, если ничего не нужно из металла нужное значение и отверстие без металлизации, если будет медь под шайбой, винтом и отверстие с металлизацией. Но и в третьем случае совсем сложно (приводить не будем)

И на каком слое делать?

Для Multilayer -- если на всех слоях одинаковая форма. Для каждого слоя индивидуально, если форма (размер) ободка разный

[FFF]

Помогите. Как добавить составной компонент в DBlib (через excel файл) ?

P.S. Раньше пользовался интегрированными библиотеками, но что-то они у меня стали вылетать при добавении нового компонента. Создал DBlib через файл excel - все работает, только не могу составной компонент прописать.

[Владимир]

Создал DBlib через файл excel - все работает, только не могу составной компонент прописать.

Осталось понять, что имеется ввиду под составным компонетом

[FFF]

Осталось понять, что имеется ввиду под составным компонетом

Это я вот про такую штуку :


Сообщение отредактировал FFF - Feb 2 2018, 13:21

[musa]

но что-то они у меня стали вылетать при добавении нового компонента

Это как вы умудряетесь что то добавлять в интегрированную библиотеку. Они не для этого. И зачем вам это нужно

[Владимир]

Это я вот про такую штуку :

Причем здесь база.
Это в УГО создается.

К базе не имеет никакого отношения

[FFF]

Причем здесь база.
Это в УГО создается.

К базе не имеет никакого отношения

Все создано. Хочу сделать из sch и pcb Database library посредством excel файла.

[Владимир]

Зачем?
в чем смысл?
Просто хочется?

[FFF]

Зачем?
в чем смысл?
Просто хочется?

Удобно.

[peshkoff]

Удобно.

это примерно 4 поколения назад.
xls->mdb->svndblib->vault->nexus

Выберите хотя бы .mdb
На екселе встрянете (большие объемы не переваривает)

[Sanchosd]

Помогите. Как добавить составной компонент в DBlib (через excel файл) ?

P.S. Раньше пользовался интегрированными библиотеками, но что-то они у меня стали вылетать при добавении нового компонента. Создал DBlib через файл excel - все работает, только не могу составной компонент прописать.

мне кажется я знаю с чем вы столкнулись.
При "вытягивании" на Sch многоблочного компонента из библиотеки в виде базы данных(XLS или Accb), вы, в иблиотеке. в списке компонентов, видите только первую часть компонента. Вернее видите его описание, и УГО первой части.

Тащите на схему компонент(пускай это будет логическая МС из 4-х частей). У вас вытаскивается part 1. Дальше, зажимаете Shift, и тащите компонент в сторону. Только вместо компонента вылезет его вторая часть.
Не знаю. может где-то это прописано, но естественным путем хрен догадаешься.

[Владимир]

Удобно.

Абсолютно никаких удобств применительно к одному проекту.

Удобства появляются в Vault (базе) создаваемых на предприятии, и не привязанных к проекту.

[FFF]

мне кажется я знаю с чем вы столкнулись.
При "вытягивании" на Sch многоблочного компонента из библиотеки в виде базы данных(XLS или Accb), вы, в иблиотеке. в списке компонентов, видите только первую часть компонента. Вернее видите его описание, и УГО первой части.

Тащите на схему компонент(пускай это будет логическая МС из 4-х частей). У вас вытаскивается part 1. Дальше, зажимаете Shift, и тащите компонент в сторону. Только вместо компонента вылезет его вторая часть.
Не знаю. может где-то это прописано, но естественным путем хрен догадаешься.

Спасибо, все получилось ! Ни в жизнь бы не догадался так сделать.

[Владимир]

Спасибо, все получилось ! Ни в жизнь бы не догадался так сделать.

Чего там догадываться.
Заходим в свойства и меняем на нужный PART

[FFF]

Чего там догадываться.
Заходим в свойства и меняем на нужный PART

Все гениальное просто. Спасибо, тоже работает. Только надо снять галку Locked.

[Dmitry Dubrovenk...]

надо снять галку Locked.

А разве она должна быть установлена "по умолчанию"?

[Владимир]

А разве она должна быть установлена "по умолчанию"?

Обычно да.
В библиотеках, для Part которым разрешен Swap-- можно (нужно) снять.
Но на схемах, для избежания перетасовки при перенумерации лучше поставить, когда схема уже сделана

[Sanchosd]

Друзья, я дико извиняюсь за занудливость, но может кто-то использует связку AD и SolidWorks посредством CircuitWorks.
Вопрос: при импорте в CircuitWorks, модели компонентов не передаются, и CircuitWorks вытягивает "кирпичи" вместо отображения нормальных моделей.
ЧЯДНТ?
Заранее спасибО!

[Gluk]

Sanchosd, оно так и работает.
Для подключения нормальных моделей делается библиотека моделей в солиде и подключается к СёркитВорксу. Сам CW не перетаскивает модели из степов на плате.

[Sanchosd]

Sanchosd, оно так и работает.
Для подключения нормальных моделей делается библиотека моделей в солиде и подключается к СёркитВорксу. Сам CW не перетаскивает модели из степов на плате.

Обоже как-же это неудобно...но таки выход, да!!!
Спасибо за подсказку!

А Вы, каким путем перетаскиваете в мех.кад?

[peshkoff]

Обоже как-же это неудобно...но таки выход, да!!!
Спасибо за подсказку!

А Вы, каким путем перетаскиваете в мех.кад?

что значит неудобно? это принцип CW.
Для него входящие данные - IDF, в нем нет 3Д, а только координаты компонентов.
По этим координатам он подставляет модели, что уже есть в SW.

Если у вас все есть, сохраните степ из альтиума, его и открывайте.

[Gluk]

Так и перетаскиваем. В IDF координаты и прямоугольники компонентов. Если моделей нет, то он вытягивает из этих прямоугольников.
Со степом есть проблемы, например при округлении чисел в платах сложной формы, контур разваливается в Солиде.

[Sanchosd]

Если у вас все есть, сохраните степ из альтиума, его и открывайте.

Что-то изменил в плате, генеришь STEP, идешь в SW, открываешь STEP, распознаешь его, сохраняешь в виде Part. Открываешь сборку, получаешь окно с матюком, мол "файл тот, но не тот, использовать?". Говоришь- использовать. И бабах, вс привязки слетают. Приходится снова заходить в привязки и все их редактировать.
Что-то изменил в плате, генеришь STEP....

Но в цело я понял с CW, спасибо!

Еще такой вопрос, джентельмены.
Кто-то замечал, что при перетаскивании VIA, с подключенными трэками, АД отилично тягает за VIA трэки(вот если-бы он еще так и за компонентами их тягал, сохраняя углы 45 и 90гр.), но, бывает хочешь подвинуть VIA на 0,1, или 2 по 0,1. двигаешь, а VIA ну никак не хочет попадать куда ты ее пытаешься посадить. Прыгает все время в соседнее пересечене сетки. Сетка у меня всегда 0,1, привязка- 1шаг сетки. И в результате. если нужно передвинуть на 0,1, или 0,2, проще передвинуть отдельно VIA с зажатым Ctrl, а потом трэки подвести.
Это у меня руки кривые, или присутствует такая фича?

[Spartak]

Что-то изменил в плате, генеришь STEP, идешь в SW, открываешь STEP, распознаешь его, сохраняешь в виде Part. Открываешь сборку, получаешь окно с матюком, мол "файл тот, но не тот, использовать?". Говоришь- использовать. И бабах, вс привязки слетают. Приходится снова заходить в привязки и все их редактировать.
Что-то изменил в плате, генеришь STEP....

Но в цело я понял с CW, спасибо!

Еще такой вопрос, джентельмены.
Кто-то замечал, что при перетаскивании VIA, с подключенными трэками, АД отилично тягает за VIA трэки(вот если-бы он еще так и за компонентами их тягал, сохраняя углы 45 и 90гр.), но, бывает хочешь подвинуть VIA на 0,1, или 2 по 0,1. двигаешь, а VIA ну никак не хочет попадать куда ты ее пытаешься посадить. Прыгает все время в соседнее пересечене сетки. Сетка у меня всегда 0,1, привязка- 1шаг сетки. И в результате. если нужно передвинуть на 0,1, или 0,2, проще передвинуть отдельно VIA с зажатым Ctrl, а потом трэки подвести.
Это у меня руки кривые, или присутствует такая фича?

Генерите 3D в PARASOLID, результаты заметно лучше, чем при использовании STEP.

[musa]

Если моделей нет

А если есть то как подцепить их к солиду и объяснить что чему соответствуют. Компоненты всеравно преимущественно в солиде рисуются так что как правило есть и то и другое.

[Sanchosd]

Генерите 3D в PARASOLID, результаты заметно лучше, чем при использовании STEP.

Ща протестим! Спасибо тебе добр. человек!

[RadiatoR]

Доброго всем дня!
Имеется компонент lm258, состоящий из 3 частей:


Составил схему:


При Tools -> Annotate -> Quietly у меня части компонента меняются местами:


Что за напасть? Как можно исправить?

Заранее спасибо

[Владимир]

для не взаимно заменяемых Part следует установить флаг Lock Part
а еще лучше-- для всех

[RadiatoR]

Это уже в самом листе схемы? Или есть настройка в самом компоненте?

Залочил на схеме. Все стало ок.
Спасибо!

[Владимир]

В компоненте. (с моей точки зрения это правильно)
Но можно и в настройках аннотации

[peshkoff]

Да... Это ж фишка альтиума! только в альтиуме гейты переименовываются в зависимости от положения.
Ноу хау так сказать...

[vGera]

Или так

Или клиренс только для объектов OnCopper

[Sanchosd]

Наткнулся на такой момент в 18-м.
Проект с Variants.
Для исполнения Х делаю замену компонента с номиналом 123 на компонент с номиналом 321, компилирую. Перехожу во вкладку скомпилированную, номинал поменялся, как и положено.
Но, у меня настроено, чтоб "подменные" компоненты, а точнее их номинал- красным цветом писались.
Во всех альтиях до 18-го все работало, а в 18-м цвет не меняется.
Специально проверил, настройка установлена "Modify Text and Font", выбран красный цвет.
Если компонент не ставится- у меня ставится красный крест. С этим все в порядке.

ЗЫ: запустил портабельный 17-й АД, для проверки. - все работает как и положено, подменный номинал прописан красным цветом.

Сообщение отредактировал Sanchosd - Feb 9 2018, 13:20

[vGera]

Вопрос от не совсем начинающего.

В AD 16 и ранее для удаления заливки полигона изо всех позитивных слоев было достаточно разместить cutout на слое keep-ot layer. Там же было логично рисовать и контур ПП, хотя в 16-й версии уже было правило board outline clearance и контур по сути был нужен для выгрузки в Герберы.

В AD17 разместить что-то руками на слое keep-out layer низзя. Можно place--keep-out--arc/fill/итд. И если в свойствах размещаемого сказано, что оно влияет на все сигнальные слои, объект сам прыгает на слой keep-out layer с доп. настройками на объекты какого типа он влияет. Лично я считаю это улучшайзингом там, где не надо (ну найти работу программистам и манагерам).

Фабула: разместить на слое keep-out layer объект Polygon Pour Cutout низзя. В его свойствах нет галок, на какие слои он работает. Итого... Что, теперь НЕЛЬЗЯ одним катаутом убрать заливку полигонов сразу изо всех слоев? Типичный пример зачем это надо - убрать заливку полигона в углу ПП, чтобы было так, как слева, а стало так, как справа?



Пока нашел решение только оградить места, откуда убирается полигон, линиями keep-out, которые влияют на все слои, примерно так:



Было красимше, ибо у polygon cutout линии не имеют толщины и ты просто рисовал, откуда выкинуть заливку.

Океееейййй... А теперь я хочу убрать полигоны всех слоев из места, куда входят и где идут дороги радиоканала какого-нибудь гигагерцового. Как рекомендуют всякие Тексасы. Линию как на рисунке сигнальная дорога пересечь не сможет. То есть придется копировать одинаковые кипауты на 2-4 слоя.

Сообщение отредактировал vGera - Feb 9 2018, 14:48

[Владимир]

В AD17 разместить что-то руками на слое keep-out layer низзя.

Противоречит этому

Можно place--keep-out--arc/fill/итд.

А еще что кроме этого нужно?

разместить на слое keep-out layer объект Polygon Pour Cutout низзя.

Специально открыл и разместил. Хотя я этот слой не использую для очистки полигонов на всех слоях

В его свойствах нет галок, на какие слои он работает.

так на тот слой, на котором расположен

Что, теперь НЕЛЬЗЯ одним катаутом убрать заливку полигонов сразу изо всех слоев

Можно. как и раньше. Расположите на Multi-layer

[vGera]

Противоречит этому

Я имел ввиду, что нельзя указать напрямую, что я хочу поместить геометрический примитив на слое keep-out. Можно использовать отдельную команду размещения keep-out'а, и ЕСЛИ он действует на все слои, он САМ переносится системой на слой keep-out layer.

Специально открыл и разместил. Хотя я этот слой не использую для очистки полигонов на всех слоях

Окно свойств катаута (открыл табом при размещении катаута):

В инспекторе объектов - то же самое. Если открыть плату, где на слое уже лежит положенный туда руками катаут, слой есть в списке. Но создать новый такой же объект нельзя...

Можно. как и раньше. Расположите на Multi-layer

А вот за этот совет спасибо, помогает. Я как-то раньше для этого keep-out слой использовал.

Выходит так, как на очередной моей видеозарисовке (у меня рука набита такие делать по ряду причин, так что не удивляйтесь, я быстро их делаю):

Свойства объекта программы зависят от того, в какой версии программы в данном файле был создан этот объект. Если катаут сделан в AD16, в его свойствах есть возможность указать слой кип-аут (вернее, он уже указан), а если в AD17, для нового объекта - то уже нет. Старые можно копировать, слой сохраняется. Продолжаю изучать нюансы (хорошо что сейчас все проекты доделаны и время есть )

Сообщение отредактировал vGera - Feb 9 2018, 16:40

[Владимир]

Окно свойств катаута (открыл табом при размещении катаута):

Что-то длинным путем идете
Place/Polygon Pour CutOut

Если катаут сделан в AD16, в его свойствах есть возможность указать слой кип-аут (вернее, он уже указан), а если в AD17, для нового объекта - то уже нет

Между 16 и 17 изменили подход к KeepOut на других слоях.
Теперь это отдельный тип объектов
Place/KeepOut/...

[vGera]

Я таким путем и иду, на клавиатуре p, cutout, жму tab и смотрю окно свойств размещаемого объекта.

В AD вообще самый короткий путь - через клавиатуру. T, g, a - перезалил полигоны и т.д.

[Владимир]

С коротким никто не спорит.
Он только сложен для объяснения тем, кто не знает, не слышал, не использует, забыл.
Указание через выбор команд просто адекватен с точки зрения поиска команды на неизвестном поле.

[Smen]

А вот подскажите, есть ли какой способ, при трассировки одной цепи, но двумя параллельными дорожками, контролировать зазор (т.е. создать правило) между этими дорожками?

[juvf]

На разных листах схемы обозначил одну и туже цепь меткой ResetUsb, на PCB эти цепи разные. В свойствах КТ можно указать руками нужную ыеп, но там почему то две цепи с именем ResetUsb
Почему AD Сделал две разные цепи с одинаковым именем? Как их объединить?

Эскизы прикрепленных изображений

 

[Владимир]

На разных листах схемы обозначил одну и туже цепь меткой ResetUsb, на PCB эти цепи разные. В свойствах КТ можно указать руками нужную ыеп, но там почему то две цепи с именем ResetUsb
Почему AD Сделал две разные цепи с одинаковым именем? Как их объединить?

проверяете все буквы и надчеркивания и пробелы
Зрительно могут совпадать -- реально нет

[juvf]

Проверил на 100 раз. Более того.... Метку скопировал с одного листа, вставил в другой лист. в схемном редакторе можно цепи(порту) назначить имя выбрав из списка. в списке одно имя ResetUsb. В PCB редакторе в списке два имени.

ps Проект изночально сделан в Eagle. Потом встроенным в АД экспортером экспортирован в АД. Потом в АД добавил новый лист с схемой. Так вот в этом новом листе назначаю имена цепям как вол всем проекте.... часть цепей в PCB дублируется и не объеденяется. Такое чувство, как будь-то есть какойто класс цепей. И с одного листа схемы цепь входит в класс (пространство имён) (EAGLE->USBRESET), с ногово листа не входит в этот класс.

[vGera]

А вот подскажите, есть ли какой способ, при трассировки одной цепи, но двумя параллельными дорожками, контролировать зазор (т.е. создать правило) между этими дорожками?

Есть. Сделайте из одной - две цепи при помощи NetTie с двух сторон (если речь идёт о цепи с 2 узлами) и объедините их в дифференциальную пару директивой Differential Pair. Цепи должны иметь имя в виде одинаковой сроки, у одной в конце _N, у второй _P. Ну а потом правило для этой пары какое хотите.

Какой-то Кельвин коннекшен делаете?

Проверил на 100 раз. Более того.... .

Может быть, глюки с Net scope... Project options - Net identifier scope (как-то так, я по памяти) - Global место auto (based on project contents).

Сообщение отредактировал vGera - Feb 10 2018, 08:48

[Владимир]

Проверил на 100 раз. Более того.... Метку скопировал с одного листа, вставил в другой лист. в схемном редакторе можно цепи(порту) назначить имя выбрав из списка. в списке одно имя ResetUsb. В PCB редакторе в списке два имени.

ps Проект изночально сделан в Eagle. Потом встроенным в АД экспортером экспортирован в АД. Потом в АД добавил новый лист с схемой. Так вот в этом новом листе назначаю имена цепям как вол всем проекте.... часть цепей в PCB дублируется и не объеденяется. Такое чувство, как будь-то есть какойто класс цепей. И с одного листа схемы цепь входит в класс (пространство имён) (EAGLE->USBRESET), с ногово листа не входит в этот класс.

Проверите настройки проекта:
иерархия
Назначение индивидуальных цепей на листе
Связи межлистовые.

Хотя скорее всего у вас можно все Global объявить

Differential Pair. Цепи должны иметь имя в виде одинаковой сроки, у одной в конце _N, у второй _P. Ну а потом правило для этой пары какое хотите.

Это проще, но совсем не обязателно

[Smen]

при помощи NetTie

Про NetTie знаю и использую когда цепи явно разные (типа цифровой и аналоговой земли) там известно место, где они соединяются (там и ставлю перемычку NetTie).
Вопрос про случай, когда не совсем понятно, в каком месте цепь будет разветвляться.
Собственно вопрос наверное более теоретический. Т.е. так понимаю, что не разделив цепи, контроль расстояния между дорожками невозможен?
Насчёт диф пар не понял, зачем? Я имел ввиду "контролировать зазор", что б дорожки не слиплись.

[Владимир]

Т.е. так понимаю, что не разделив цепи, контроль расстояния между дорожками невозможен?

Можно.
Уже пару лет как правила можно писать для Same Net

[Smen]

Уже пару лет

А у меня 13-я версия...

[vGera]

Собственно вопрос наверное более теоретический. Т.е. так понимаю, что не разделив цепи, контроль расстояния между дорожками невозможен?
Насчёт диф пар не понял, зачем? Я имел ввиду "контролировать зазор", что б дорожки не слиплись.

Не разделив цепи вы не найдете правила, которое бы Вам диктовало необходимость контроля расстояния между дорожками.
А разделив цепи самый простой способ жестко зафиксировать взаимную геометрию цепей - это дифпара. Как-то так.

Это проще, но совсем не обязателно

А разве суфиксы _N и _P не обязательны?
http://www.altium.com/documentation/18.0/d...ir+Routing))_AD
Я всю жизнь только так пары и делаю, их в современных проектах обычно очень много (пар), не одна. Грубо говоря, а как еще AD поймет, какие из цепей с директивой Diff pair, коих, скажем, 20 штук, образую пары (10 штук?? Ведь директива дифпары это набор параметров с DifferentialPair=true, без дополнительных параметров. М.б. в 17 и 18 версии уже не так?

Вопрос про случай, когда не совсем понятно, в каком месте цепь будет разветвляться.

Ну... нужно рассматривать конкретный пример. Может быть, Вам вообще полезны xSignals, когда контролируется топология цепи и длины ее сегментов. Без конкретики не совсем понятно, чего мы добиваемся.

[Владимир]

А разве суфиксы _N и _P не обязательны?
Я всю жизнь только так пары и делаю, их в современных проектах обычно очень много (пар), не одна. Грубо говоря, а как еще AD поймет, какие из цепей с директивой Diff pair, коих, скажем, 20 штук, образую пары (10 штук?? Ведь директива дифпары это набор параметров с DifferentialPair=true, без дополнительных параметров. М.б. в 17 и 18 версии уже не так?

Да ни как не поймет.
Просто в PCB из двух любых цепей образовать дифпару и дать ей имя без всяких директив.
Это было всегда с самых старых версий.

Все отличие только в том, что на схеме это наглядно.
А на PCB нужно выбирать цепи из длинного списка всех возможных цепей.
Но при сноровке-- это быстро делается

[Smen]

жестко зафиксировать взаимную геометрию цепей - это дифпара

Так а мне не нужна жёсткая фиксация.
Мне необходимо соблюсти только минимальный зазор (что б при производстве дорожки не "слиплись").

Не разделив цепи вы не найдете правила

Не понял, выше говорили, что в новых версиях возможно?

[Владимир]

Не понял, выше говорили, что в новых версиях возможно?

Да, возможно.
Где-то в районе 14-15 версий такая возможность появилась

[RadiatoR]

Всем доброго дня.
Бывает такая ситуация, что можно использовать 2 разных компонента, а на плате сразу есть 2 футпринта, например:


Как в альте такое сделать? На схематике я могу выбрать вариант, а как на самой плате это сделать? Если создавать компоненты он добавляет только тот компонент, что есть в варианте, а нужно оба и чтобы они не ругались друг на друга при пересечении (хотя тут можно в правилах задать отрицательный клиренс).
Есть какой-то специальный метод для этого?

[Владимир]

Сделайте специальный Footprint
Это будет самое простое, понятное и работающей из многих вариантов

[Dmitry Dubrovenk...]

в правилах задать отрицательный клиренс

Я так и делаю.

[vGera]

Во всех схемах, которые я видел, в таких случаях просто кидают на схему два компонента (две микросхемы в разных корпусах), пишут что монтируется "или-или" (хть с вариантами АД, хоть нет), ну а в правилах если используется component clearance для этой парочки можно его просто выключить.

[juvf]

В разных схемах (на разных листах) одного проекта объеденил цепь через Net Label. При экспорте в PCB выскакивает ошибка "Duplicate Net Names Wire GPIO_1". В PCB эти цепи обозначает как GPIO_1, но не объединяет, считает, что это разные цепи. Как сказать альтиуму, что это одна цепь?

[Владимир]

В настройках проекта Net Label ==> Global

А дальше открыть панель Message и смотреть, где и почему на одной цепи 2 разных NetLabel

[juvf]

В настройках проекта Net Label ==> Global

Это где? Меню->Project->Project Options... Тут? А дальше? Не могу найти настройку Net Label.

А дальше открыть панель Message и смотреть, где и почему на одной цепи 2 разных NetLabel

У меня нет разных NetLabel, у меня одинаковые NetLabel.

Для эксперимента добавил на одну схему новый разъем, назначил ему рефдес XP123456. Объединил его выводы цепью и назвал цепь NetLabel23ASDFG. См Снимок.png
Скопировал XP123456 с его цепями в буфер и вставил на другой лист. Переименовал рефдес в XP654321. Экспортирую схему в PCB. Получаю ошибку "Duplicate Net Names Wire NetLabel23ASDFG", см скриншот из Message.
На пп добавилось два разъема, но у одного нет цепей. См скрин. Почему возникает эта ошибка? Почему альтиум говорит Duplicate Net Names Wire?

ps вообще - что эта ошибка означает? Перевод понятен "Обнаружен дубликат имени цепи". Но ведь Net Label и создан для того, чтобы объединять цепи, т.е. если встречается две не обедненные цепи, и на них ставится одинаковая метка, то считается, что это одна цепь. Почему альтиум упорно продолжает считать что это разные цепи и говорит, что я назвал разные цепи одним именем?

Эскизы прикрепленных изображений

 

[Владимир]

Это где? Меню->Project->Project Options... Тут? А дальше?

Option

Но ведь Net Label и создан для того, чтобы объединять цепи,

на одном листе

если на разных-- нужны соответсвующие настройки.
передача межу листами бывает
глобальные-- все передается на все
Через PORT - на другие литы передается только через PORT
Иерархическая (вертикальная) --- Через PORT и Sheet Entry
Многоканальная
Между листами ОДНОЙ функциональной группы (горизонтальная) через Sheet Connector
...

[Vasily_]

А что, Altium автоматом не умеет подключатся к шине как было в пикаде, или я опять что то пропустил?

[Владимир]

А алтиума есть BUS для одноименных цепей. Там свой синтаксис в именовании и передаче сигналоа.
Harness для разнородных сигналов включая и сам BUS и Harnes

Первый является частичным аналогм для Pcаd в части одноименных сигналов
Второй это что-то, чего и близко не было в PCAD

В том понимании, как рисует большинства в PCAD -- это просто графика НИЧЕГО не означающая. Которую можно удалить, и ничего не изменится.
То есть можно было проста на рисовать Place/Line

Понимание Bus и как он работает происходит на 5 проекте.

До Harnes долетает не каждая пцица

[juvf]

Option

А дальше? Выставил Net Identirier Scope в значение Global, вроде с тестовыми портами объединил в одну цепь. Это то? Но всё равно что-то не так. См скрин... цепь вроде объеденилась, то почему теперь эта цепь подсвечена шашечками? Clear и Reset Error Markers не помогает.

на одном листе

если на разных-- нужны соответсвующие настройки.
передача межу листами бывает
глобальные-- все передается на все

Просто если изначально проект создавать в АД, то ни чего специально настраивать не нужно. Net Identirier Scope установлен Automatic (Base on project contents).
Эотт проект - результат импорта проекта из EAGLE, позможно из EAGLE були подхваченны какието особые настройки, только я не смог их убрать.

Эскизы прикрепленных изображений

 

[Владимир]

Bus Entry -- это чистая графика для красоты оформления схемы (не более)

Эотт проект - результат импорта проекта из EAGLE, позможно из EAGLE були подхваченны какието особые настройки, только я не смог их убрать.

Ну тогда может быть и засуха и наводнеие и землетрясение.

Проект в студию

[Vasily_]

Bus Entry -- это чистая графика для красоты оформления схемы (не более)

Это понятно, в пикаде это тоже чистая графика, только сделана гораздо умнее.
Расставлять Bus Entry ручками это маразм.

[Владимир]

Ну да. в Pcad они автоматически появлялись.
Я быстро привык к этой особенности.
На самом деле потери времени практически нет

[EvgenWL]

почему теперь эта цепь подсвечена шашечками?

Это режим отображения цепей своим цветом. Настраивается в PCB Editor - Board Insight Color Overrides. Переключается по F5.

[juvf]

Это режим отображения цепей своим цветом. Настраивается в PCB Editor - Board Insight Color Overrides. Переключается по F5.

Спасибо. Нашел эти настройки, нашел вкл/откл, управление цветом. В панели PCB выбирается цвет и цепь для подсветки.

[moon333]

Есть ли команда в AD, чтобы убрать не подключённые куски plane? Например для полигона есть Remove Dead Copper. А вот для plane такого не нашёл...

Эскизы прикрепленных изображений

 

[Constantin]

Есть ли команда в AD, чтобы убрать не подключённые куски plane? Например для полигона есть Remove Dead Copper. А вот для plane такого не нашёл...

Чем искать такую команду, лучше заменить plane сигнальным слоем и залить полигон. Намного гибче и "надежнее".

[Димон Безпарольн...]

Чем искать такую команду, лучше заменить plane сигнальным слоем и залить полигон. Намного гибче и "надежнее".

При доработке чужих проектов так и делал. Попутно хотел спросить - в чем преимущество Plane? Дорожку там не проведешь...

Сообщение отредактировал Димон Безпарольный - Feb 21 2018, 06:52

[Uree]

Изначально плэйн-слои были придуманы для облегчения работы компа. Они не обрабатываются как сигнальные, с полным пересчетом контуров меди, поэтому многослойный проект с плэйн-слоями требует меньше ресурсов и быстрее "крутится" на слабых компах.
Но в общем и целом для нормальных САПРов это уже с десяток лет не актуально. Правда АД в их число пока не входит...

[EvilWrecker]

Но в общем и целом для нормальных САПРов это уже с десяток лет не актуально. Правда АД в их число пока не входит...

Не войдет и без плейнов - и это еще просто перезаливка полигонов самая обычная. Вот когда дело доходит до удаления неиспользуемых падов - тогда и начинается самое интересное.

При доработке чужих проектов так и делал. Попутно хотел спросить - в чем преимущество Plane? Дорожку там не проведешь...

В плане разводки- ни в чем, а если еще split plane то и контролировать неудобно.

[filip popov]

Островки или другие элементы можно удалить на слое плейна вручную, используя Place->Polygon Pour Cutout, указав в нем необходимый слой плейна.
Но занятие это весьма сомнительное. При перемещении элементов по плате необходимо будет все эти вырезы перемещать вручную.
Как уже неоднократно упоминалось, сигнальные слои с заливкой полигоном - более гибкий вариант.

[peshkoff]

Есть ли команда в AD, чтобы убрать не подключённые куски plane? Например для полигона есть Remove Dead Copper. А вот для plane такого не нашёл...

Нету такого. Забить. считать, что это "баланс меди"

Чем искать такую команду, лучше заменить plane сигнальным слоем и залить полигон. Намного гибче и "надежнее".

Это зависит от количества цепей питания на плате

[MVJ]

AD 14.3.10
Сделал плату и проверил DRC - никаких ошибок нет.
Сделал gerber-файлы (слои Тop, Bottom, TopSolder, BotSolder, Board(Механик1)) и решил их открыть и посмотреть. Все gerber-файлы отображаются нормально (ширина платы - во всю рабочую область экрана), кроме Bottom - он отобразился в несколько раз меньше в нижней части экрана. Догадываюсь, что, возможно, в проекте в слое Bottom присутствует какой-то элемент (возможно случайный трек) вне контура платы, но найти его не могу. В DRC проверки на наличие чего-либо вне контура платы не нашел.

Сообщение отредактировал MVJ - Feb 21 2018, 09:47

[Димон Безпарольн...]

Не войдет и без плейнов - и это еще просто перезаливка полигонов самая обычная. Вот когда дело доходит до удаления неиспользуемых падов - тогда и начинается самое интересное.

Непонятна политика инженеров Altium тогда получается. Вот перешли на 18 Altium отбросив все 32-битовые машины. А до сих пор по ресурсам жмутся... Чудно однако.

[EvilWrecker]

Непонятна политика инженеров Altium тогда получается. Вот перешли на 18 Altium отбросив все 32-битовые машины. А до сих пор по ресурсам жмутся... Чудно однако.

Отбросить то отбросили, да только и 64 битами оно ест ресурсы так, как не снилось никакому другому пакету и близко и все равно тормозит. налицо эффективное использование ресурсов

Чтобы сравнить:сейчас в неспешной проработке вот эта плата и что бы думали там по ресурсам? Аллегро просит слегка больше 200 метров на нее, изредка при определенных условиях доходит до 300. В альтиуме пойдешь удалять неиспользуемые пады на 10 слойке- несколько часов на перезаливку, просто сидишь и втыкаешь у монитора.

Сколько бы они там не говорили про инновации нововведения и пр, все это будет максимум пародией на то что сделано в других пакетах .

[MVJ]

AD 14.3.10
Сделал gerber-файлы (слои Тop, Bottom, TopSolder, BotSolder, Board(Механик1)) и решил их открыть и посмотреть. Все gerber-файлы отображаются нормально (ширина платы - во всю рабочую область экрана), кроме Bottom - он отобразился в несколько раз меньше в нижней части экрана. Догадываюсь, что, возможно, в проекте в слое Bottom присутствует какой-то элемент (возможно случайный трек) вне контура платы, но найти его не могу. В DRC проверки на наличие чего-либо вне контура платы не нашел.

Таки нашел. Если в PCB Filter выбрать Track - Free, слой Bottom, то нашелся крошечный трек вне платы (причем очень далеко от нее). Как он туда попал - х.з. Все-таки в DRC неплохо было бы иметь проверку на наличие чего-либо вне платы.

[peshkoff]

....
Чтобы сравнить:сейчас в неспешной проработке вот эта плата и что бы думали там по ресурсам? Аллегро просит слегка больше 200 метров на нее, изредка при определенных условиях доходит до 300. В альтиуме пойдешь удалять неиспользуемые пады на 10 слойке- несколько часов на перезаливку, просто сидишь и втыкаешь у монитора.
...

Не вводите в заблужение. В аллегро эта плата открывается как есть, а в альтиуме вы ее импортировали. при импорте альтиум не понимает какие границы полигона рисованные, а какие получились засчет обрисовки объектов.
И альтиум при импорте все границы прорисовывает даже там, где обтекание.
В итоге получаем полигон с десятками тысяч точек. Это видно в свойствах полигона. Потому так и тормозит.

И кстати, раньше эти точки можно было редактировать путем копирования в ексель и округления, сейчас эту функцию убрали...