LVDS, тактируемый по обоим фронтам, LVDS АЦП и Cyclone Опции

[Vlad362]

Коллеги, подскажите, плз.
Есть LVDS АЦП (AD9287), он имеет тактирование выходного потока обоими фронтами выходного CLOCK. Собираюсь использовать Cyclone (работаю в Квартусе). У меня несколько вопросов:
1. Должен ли я в качестве приемника LVDS использовать только мегафункцию ALTLVDS (она какая-то страшная, использует блок PLL, при этом в ней нет ни намека на тактирование по обоим фронтам), или не париться и только указать в Assignment editor входным пинам, что они LVDS, и работать дальше как с обычной логикой (сделать свой сдвиговый регистр и т.д.)?
2. Как правильно указывать пины : физически их два, а логически один?

[Alex11]

Чтобы получить собственно LVDS-уровни, достаточно указать в Assignment Editor'е, что тип LVDS, номер пина ставится для вывода ...p, ...n получается автоматически.

[Simeon]

Чтобы получить собственно LVDS-уровни, достаточно указать в Assignment Editor'е, что тип LVDS, номер пина ставится для вывода ...p, ...n получается автоматически.

Сейчас работаю с Cyclone, а точнее с EP1C12Q240C6. Столкнулся с такой ЕЕ особенностью, ПЛИС не поддерживает дифференциальных буферов (не вх., не вых.).
Так вот, достаточно ли будет описанных вами действий, чтоб при получении тактового DIF-сигнала получить single-ended-сигнал (S-E-сигнал), и наоборот из одного S-E-сигнала получить пару p_ и n_ для дифференциального сигнала.
Если кто сталкивался с такой особенностью первых ЦИКЛОНОВ, пожалуйста, подскажите.

[Andy-P]

1. Должен ли я в качестве приемника LVDS использовать только мегафункцию ALTLVDS (она какая-то страшная, использует блок PLL, при этом в ней нет ни намека на тактирование по обоим фронтам), или не париться и только указать в Assignment editor входным пинам, что они LVDS, и работать дальше как с обычной логикой (сделать свой сдвиговый регистр и т.д.)?

Мегафункция не нужна, т.к. каждое слово АЦП сопровождается фронтом, положительным или отрицательным (как я понял). Мегафункция предполагает для последовательных каналов с синхронизацией источником, что этот синхронизирующий сигнал меньше во сколько-то раз по частоте, чем частота потока данных, вот тогда и потребуется PLL.
Учтите все допуски по таймингам в канале передачи от АЦП, определите окно достоверности данных и настройте входной порт данных на требуемые Tsu и Th по отношению к синхросигналу.

Сейчас работаю с Cyclone, а точнее с EP1C12Q240C6. Столкнулся с такой ЕЕ особенностью, ПЛИС не поддерживает дифференциальных буферов (не вх., не вых.).

Только EP1C3 в 100 выводном корпусе без LVDS – все остальные мемберы этого семейства имеют его. EP1C12Q240C имеет 66 ЛВДС каналов, конечно не каждый пин может быть ЛВДС