Virtex5 + DDR2 (чипы) правила разводки? Опции

[Obstinate]

К Virtex5 подключены 4 чипа MT47H64M16HR. С правилами трассировки шыны данных вопросов нет, а вот как быть с шиной адреса и управляющими сигналами? Как правильно их развести?

Эскизы прикрепленных изображений

 

[VslavX]

К Virtex5 подключены 4 чипа MT47H64M16HR. С правилами трассировки шыны данных вопросов нет, а вот как быть с шиной адреса и управляющими сигналами? Как правильно их развести?

Частота тактирования DDR какая ожидается? Полагаем, что DDR-2, значит от 200МГц. А тут уже надо смотреть какое окно обеспечивается для линий адреса/управляющих. Для 200+ МГц и 4-х чипов трассировка daisy-chain уже может не работать, скорее всего придется делать balanced-tree - когда цепь в опреленной точке разветвляется на две абсолютно симметричных ветви, а потом каждая ветвь также делится на две симметричных. Все это хорошо бы предварительно помоделировать в HyperLynx (там есть режимчик
специальный - в графическом редакторе накидать цепей). Для Virtex я трассировку не делал, но для ряда процессоров - приходилось, обычно выбирался вариант дерева - практически получалось все OK. Еще вариант - трассировать адреса/управляющие как удобно (кроме CKE) и использовать память в режиме 2T. Будет медленней работать, но с трассировкой работы поменьше - тем более в PCAD-е.

[Obstinate]

Примерно понял, вот тут на 7 стр. про “TREE” говорится как это должно примерно выглядеть. http://download.micron.com/pdf/technotes/ddr2/TN4720.pdf
А можно ли в спектре задать данные правила трассировки? или быстрее вручную будет сделать?

[Uree]

Да, деревом там удобней всего трассировать. Собственно по другому очень тяжело даже придумать. Полного дерева соблюдать тоже не обязательно, достаточно разветвить по центру. Просто скорость адресов/команд значительно меньше данных/клоков.
Вот как это может выглядеть:

[attachment=29254:Image_1_.jpg]

Ну и вручную это будет конечно быстрее. Можно и в Спекктре, но все равно водить руками, ибо описывать КАК это должно лежать тяжело. А в ПКАДе достаточно быстро получается.

[Obstinate]

У Вас дерево имеет только одно разветвление, одна ветвь на 1 и 2 чип, вторая на 3 и 4. Получившиеся ветви не надо ещё разбивать?

[Uree]

Не надо.

[Obstinate]

Надо ли ещё равнять всю шину данных или выравнивание необходимо только в нутри каждого байта? И какой длинны должен быть клок? Равнять его по длинне шины адреса?

[Uree]

По рекомендациям - внутри байта. Но реально и равнять не надо. Если не делать там петель, а их тяжело сделать когда чипы рядом стоят, то разброс длин сам укладывается в допустимый. А клок желательно делать не короче самой длинной линии данных.

[Obstinate]

По рекомендациям - внутри байта. Но реально и равнять не надо. Если не делать там петель, а их тяжело сделать когда чипы рядом стоят, то разброс длин сам укладывается в допустимый. А клок желательно делать не короче самой длинной линии данных.

А какой допустимый разброс?

[Uree]

А вот не скажу точно Не помню Но каждый производитель, который пишет на эту тему аппноты для своих чипов, указывает свои пожелания на этот счет. Исходите из длительности данных (2500 пс/бит для ДДР2-400) и задержки в линии передачи (~60 пс/см).

[Obstinate]

Что то у нас MIG такую ерунду нагенерил.... Можно ли вручную пересвопировать на плисине ноги шины адреса между собой и ноги шины данных (только внутри каждого слова разумеется)?а то мне уже и 6 сигнальных слоёв мало, все проводники к плисине както запутанно подключены.

Сообщение отредактировал Obstinate - Feb 5 2009, 19:27

Эскизы прикрепленных изображений

 

[bigor]

Можно ли вручную пересвопировать на плисине ноги шины адреса между собой и ноги шины данных

Ну так на то она и ПЛИСина что бы ее свапить. ИМХО.
Только это на саму ПЛИСину надо смотреть. У нее контролер памяти интегрированый или Вы его сами строите?

[avesat]

А какой допустимый разброс?

ДДР 333 выравнивал так:
данные в пределах байта 100mils
остальное 1000mils
данные и адрес тоже 1000
клок 50mils

ДДР2 400
данные в пределах байта 80mils
остальное +/-400mils
данные и адрес тоже +/-400mils
клок 50mils

Неплохо SI по памяти описано в доке на ML561
h**p://www.xilinx.com/support/documentation/ml561.htm

Можно ли...

Нужно.

Только это на саму ПЛИСину надо смотреть. У нее контролер памяти интегрированый или Вы его сами строите?

В шестых спартанах обещают, пока хардварных контр. памяти нет у ксилинкса.

[Obstinate]

вот что получилось:

[RaaV]

А можно увидеть всю плату? Желательно в Pcad2002, но и в 2006 сойдёт.

[f0GgY]

ДДР2 400
данные в пределах байта 80mils
остальное +/-400mils
данные и адрес тоже +/-400mils
клок 50mils

а для ддр2 667 каковы будут значения? )
в документе что Вы указали

Неплохо SI по памяти описано в доке на ML561
h**p://www.xilinx.com/support/documentation/ml561.htm

вроде как не обнаружено...

[Obstinate]

А можно увидеть всю плату? Желательно в Pcad2002, но и в 2006 сойдёт.

Прикрепил лист принципиалки  P_CAD_EDA____3_Virtex_DDR2_.pdf ( 67.62 килобайт ) Кол-во скачиваний: 869
,
и кусок топологии платы, с плисиной и памятью (P-CAD2006).  FORUM.zip ( 336.42 килобайт ) Кол-во скачиваний: 490

[MemoryTest]

Прикрепил лист принципиалки  P_CAD_EDA____3_Virtex_DDR2_.pdf ( 67.62 килобайт ) Кол-во скачиваний: 869
,
и кусок топологии платы, с плисиной и памятью (P-CAD2006).  FORUM.zip ( 336.42 килобайт ) Кол-во скачиваний: 490

Приветствую.,
разводили вручную? или через спектру?
интересна стратегия do-файла для такой топологии шин адреса, управления, клоков.
И умеет ли так спектра вообще-)

[Uree]

Спекктра-то умеет, только описать все это руками трудно, быстрее получится сделать вручную.

[Obstinate]

Приветствую.,
разводили вручную? или через спектру?
интересна стратегия do-файла для такой топологии шин адреса, управления, клоков.
И умеет ли так спектра вообще-)

В ручную. Первый раз конечно сложно, многое не знал про то как надо разводить эти чипы, теперь уже не страшно .

[magic]

А вот не скажу точно Не помню Но каждый производитель, который пишет на эту тему аппноты для своих чипов, указывает свои пожелания на этот счет. Исходите из длительности данных (2500 пс/бит для ДДР2-400) и задержки в линии передачи (~60 пс/см).

задержки на 10мм на плате из FR4 составляет 55-72пс в зависимости от того на каких слоях трассы(внутренних или внешних)

[juvf]

Что нужно выравнивать при разводке DDR2?
На рисунке алгоритм трассировки адресной шины. Понятно что, например, для цепи A0 длины дорожек TL2+TL3 и TL4+TL5 должны быть выравнены для каждой из 4-х микросхем. Но нужно ли выравнивать дорожки TL2+TL3 для цепи А0 и для цепи А1 между собой? Нужно ли выравнивать TL1 и TL6 между цепями шины адреса? Есть пример готовой платы. В ней петлями лежит дифпара клоков от проца до точки разветвления. На что равняться при выравнивании клоков?

Эскизы прикрепленных изображений

 

[vladec]

У Тексаса есть хорошее руководство по разводке DDR2 применительно к сигнальникам, там есть все требуемые нормы. Поищите документ spraam1b.pdf на сайте www.ti.com.

[juvf]

У Тексаса есть хорошее руководство по разводке DDR2 применительно к сигнальникам, там есть все требуемые нормы. Поищите документ spraam1b.pdf на сайте www.ti.com.

Не нашел я на ТИ spraam1b. Зато нашел другие доки spraaa9c.pdf и spraac5g.pdf. А так же нашел хорошую доку по ДДР2 на www.altera.com - emi_plan_board.pdf В ней все рекомендации и все правила чётко описанны.

[vicnic]

Не нашел я на ТИ spraam1b. Зато нашел другие доки spraaa9c.pdf и spraac5g.pdf. А так же нашел хорошую доку по ДДР2 на www.altera.com - emi_plan_board.pdf В ней все рекомендации и все правила чётко описанны.

По TI - искать тут

[mikad]

Уважаемые, а как вы относитесь к тому, чтобы сделать разводку шины адреса в разных слоях, но с соблюдением импеданса, и с учётом длин трасс, расположенных в разных слоях ?

[vicnic]

Уважаемые, а как вы относитесь к тому, чтобы сделать разводку шины адреса в разных слоях, но с соблюдением импеданса, и с учётом длин трасс, расположенных в разных слоях ?

Я нормально отношусь. Если приоритет по сопротивлениям, а требования по слоям, расположению компонентов и габариты не позволяют . - то буду считать и разводить в разных слоях. Но обычно можно договориться с разработчиками по внесению изменений, чтобы выполнить разводку в одном-двух слоях с одинаковыми параметрами (ширина, зазоры).

[Ant_m]

Уважаемые, а как вы относитесь к тому, чтобы сделать разводку шины адреса в разных слоях, но с соблюдением импеданса, и с учётом длин трасс, расположенных в разных слоях ?

Это уменьшит перекрестные помехи между соседними параллельными проводниками (если ширину между проводниками зажимать не будете). Так что, только за.

[mikad]

Я нормально отношусь. Если приоритет по сопротивлениям, а требования по слоям, расположению компонентов и габариты не позволяют . - то буду считать и разводить в разных слоях. Но обычно можно договориться с разработчиками по внесению изменений, чтобы выполнить разводку в одном-двух слоях с одинаковыми параметрами (ширина, зазоры).

Я немного конкретизирую, память QDR2(4 микросхемы, объединённые по две ,с одним адресным пространством), частота 200 МГрц по обоим фронтам. Шины деляться по следующим параметрам:
-Данные- клок на запись
-Чтение данных -клок на чтение
-Шина адреса - клок clc. +WR1 и RD1
Изначально планировали сделать Данные по чтению и по записи в одном слое, но так как в FPGA они подключены каждый к своим группам разводить в одном слое не удобно.
Поэтому получилось 4 слоя(две группы данных на микросхему) + пятый для адреса и спец сигналов, но адрес тоже ведётся с трудом. 22 разряда.
Зазоры стараюсь соблюдать из соображений 3*ширину трассы, кроме мест где расположены VIA,
Так что, если забить на разделение по слоям, то всё уместится хорошо. Но во всех китах, что я видел есть чёткое разделение по слоям , для адреса и данных. Хотя по физическим параметрам (импеданс) слои идентичные.

P.S. А что значит договорится с разработчиком, если он определил тип памяти, то разрядность шин уже не изменится.

Сообщение отредактировал mikad - Jan 12 2011, 10:42