На чем пишем для ПЛИС, Какой язык сейчас наиболее популярен Опции

[admin]

Опрос: какой язык вы используете.

[IgorKossak]

Кроме вышеперечисленного использую также ввод временнОй диаграммы (в MAX+Plus II).

[Joseph]

в основном, VHDL.

[Vitёk]

Когда был выбор - с чего начать, выбрал Verilog. Ещё не разу не пожалел!

[makc]

Хоть VHDL и не похож на любимые C и C++, но его типизация и синтаксис мне куда ближе, чем загадочные конструкции Verilog'a.

[bbg]

Хоть VHDL и не похож на любимые C и C++, но его типизация и синтаксис мне куда ближе, чем загадочные конструкции Verilog'a.

КАТЕГОРИЧЕСКИ согласен!!!

[ASN]

[quote=bbg,Jan 18 2005, 12:29]
[quote=makc,Jan 18 2005, 10:34]Хоть VHDL и не похож на любимые C и C++, но его типизация и синтаксис мне куда ближе, чем загадочные конструкции Verilog'a.
[/quote]
IMHO, VHDL гораздо ближе к C++, чем Verilog, хотя... Они просто находяться на чуть-чуть разных ступеньках: один (VHDL) больше заточен под "системное" проектирование, другой (Verilog) - под "топологическое". Но это всё IMHO, мне оба удобны. Теперь выбираю только исходя из того, что проще коллегам и заказчикам.

[makc]

Мне кажется, что нужно быть знакомым с несколькими (многими) инструментами, но пользоваться чем-то избранным. В данном случае VHDL, поскольку именно на нем можно создать систему и промоделировать ее.

Насчет похожести VHDL на C++, по мне так он больше похож вообще на паскаль...

[ASN]

makc
Это я к тому, что ежели заказчик хочет сорцы на VHDL - сделаем на VHDL. Студенту надо срочно набросать тест, а ему проще на Verilog - тоже Ok.
А всё таки VHDL - это чистой воды ADA, а она ближе к С++, чем к Pascal .
P.S.:Это я недавно книженцию закончил читать - "Основные концепции языков программирования", ну и, типа, умничаю понемногу
P.P.S.: Кстати рекомендую - полезная штука, кое где "вправила мне мозги".
P.P.P.S:Я знаю отличия между программированием и описанием , просто когда я стал относиться к VHDL именно как к языку программирования, стало значительно проще.

[makc]

2 ASN

Я говорил про похожесть синтаксиса... Что касается сходства с АДой, то ничего тут сказать не могу - писать на ней не приходилось, но учитывая то, что заказчик был при разработки и того и другого средства один, очень может быть, что между ними есть большое сходство.

Кстати, VHDL - не язык программирования. Он язык описания...

[K!V]

Кстати, VHDL - не язык программирования. Он язык описания...

А есть какие то тонкие отличия между материями называемыми "язык программирования" и "язык описания" (конечно в контексте темы)?

[makc]

А есть какие то тонкие отличия между материями называемыми "язык программирования" и "язык описания" (конечно в контексте темы)?

В принципе есть, ведь одно дело описание аппаратуры, другое дело описание алгоритмов, предназначенных для выполнения на определенном процессоре:
При описании аппаратуры ориентация идет либо на описание поведения (при этом описывается множество параллельных процессов), либо на уровне структуры (описывается взаимосвязь между элементами в терминах сигналов).
При использовании языков программирования параллелизм явно не описываеся (за исключением специальных языков/расширений языков), а описывается последовательность действий алгоритма...

Хотя, конечно, можно утверждать, что практически любой алгоритм реализованный в виде программы на языке высокого уровня можно транслировать в некоторое аналогичное описание аппаратуры...

[K!V]

В принципе есть, ведь одно дело описание аппаратуры, другое дело описание алгоритмов

Вот видите, вы сами сказали описание алгоритма!

При использовании языков программирования параллелизм явно не описываеся (за исключением специальных языков/расширений языков)

Совершенно согласен с вами что такие языки как VHDL и Verilog - это специализированные языки программирования

IMHO лучше начинать с теоретических основ ВТ не привязываясь к конкретным языкам. С++ и VHDL (или др.) потом сами придут
Сорри за много мелких постов - прокси взбесился не пропускает большие куски

[MaxDmit]

На самом деле, согласен, что VHDL гораздо более строг и типизирован, да и у нас в (России, а также в Европе) он распространен гораздо больше, но в тоже время он громоздок. Все навороты VHDL сконцентрированы в основнов в его packages, а не в самом "ядре" языка. Верилог, наоборот, лаконичен, но менее строг, обладает рядом полезных свойств (например, директивы препроцессора и системные функции). В общем, выбор за вами. Однако, мне кажется, что на- чинать лучше с VHDL (не зря его называют классическим HDL-языком), последующий переход на Verilog у меня прошел безболезненно и достаточно быстро.

[Angel]

Я использую VHDL но перехожу на Verilog. Потому что он больше пошож на С, что для меня привычней.

[andrew_b]

Ох уж эти сказочки, что верилог весь из себя так похож на Ц. Доколе?

[Angel]

Он похож например хотя бы тем, что код занимант меньше места.

[IEEE]

Verilog. Русский матерный тоже, но редко

[Гяук]

Я использую VHDL но перехожу на Verilog. Потому что он больше пошож на С, что для меня привычней.

А я как вводил через схематик , так и буду этим заниматься, потому что он больше всех похож на P-CAD!!!!!
А это мне привычней

[alex_k]

Я пишу на VHDL, но в последнее время в инете появилось много открытых корок на Verilog - поэтому приходится разбираться с Verilog-ом.

[PavelS]

Пользуюсь Верилогом, AHDL и схематиком. Надо будет, что-то другое - освоим! Какие проблемы!

[DLR]

Когда был совсем зеленых - рисовал схемы,
Когда пришли задачии росложнее - изучил VHDL, почему его?
Да потомушто про него больше слышал, чем про Verilog,
да и для меня он всетаки ближе по описанию к Си.

[rustelcom]

Удивительные результаты - неужели настолько популярны Xilinx ???
По моему для альтеры только AHDL в качестве рабочей лошадки - может я постарел? ( но это видимо вопрос к психотерапевту )
Кто-нибудь скажет яркие доводу в пользу VHDL - если писать самому и только для альтеры.

зы Актуален опрос какие кристалы вы предпочитаете Altera vs Xilinx

[RVlad]

Я использую VHDL но перехожу на Verilog. Потому что он больше пошож на С, что для меня привычней.

Пользуюсь и схемотехническим описанием и VHDL и SystemC.
Весь вопрос в том, для чего вы используете средство описания...
Иерархические проекты можно описывать и на VHDL и других яз. -
только вот видеть его (иерарх.представление) понятнее и нагляднее в графическом виде (и отлаживать)..
Старт реализации алгоритма иногда лучше делать на С/SystemC ---
А вот после устаканивания моделей и тестбенчей - на этапе синтеза - лучше переходить к схемотехн. <-> VHDL описанию...!Понятнее , что получаеться и где могут быть проблемы.

[RKOB]

Начал со схематики, перешел на VHDL! Пока не жалею.....

[aem]

Очень долго использовал Схематехнический ввод,но перешел на VHDL - и так понравилось.

[gertoth]

Выбрал Verilog, т.к. он позволяет контролировать синтез до уровня гейтов.

[KykyryzzZ]

Где-то вычитал: писать нужно на том языке, на котором пишет наиболее близко расположенный к вам гуру ХДЛ

[iosifk]

Где-то вычитал: писать нужно на том языке, на котором пишет наиболее близко расположенный к вам гуру ХДЛ

Да, я уже много раз писал об этом, что вся фирма должна писать на том языке, на котором пишет ее лучший программист. И это не мода, а возможность пользоваться лучшими на фирме библиотеками и образцами проектов.

Что касается HDL-языков по сравнению со схемами:
1. Позволяют делать параметризованные проекты. Не блоки, а именно проекты. Т.е. если Debug=Y, то одни блоки, шины, лог анализаторы и тд, а если Debug=N, то часть начинки, которая используется только для отладки - удаляется.
2. Из HDL легко сконвертить блок-схему алгоритма и наоборот. Например, используя HDL-дизайнер от Ментора. Сразу можно посмотреть и оценить именно то, что сделано.
3. Легче писать комментарии.
4. Легче копировать куски. Меньше возни с графикой.
5. Но кому-то легче воспринимать картинку, чем текст.

Теперь VHDL и Verilog:
1. VHDL - приходится больше колотить букв
2. VHDL - более строгий для компиляторов и симуляторов. С Verilogом неоднократно было так, что компиляторы все пропускали, а потом только при синтезе находились ошибки.

Про AHDL:
От него все равно придется уходить на больших проектах, поскольку:
1. все корки написаны на HDL и разбираться с ними все равно придется
2. при симуляции нельзя пользоваться файлами для данных, нет возможности пользоваться Taskами.
Если кому-то оажется полезной статья о переходе с AHDL на VHDL - можно взять у меня на сайте.

Удачи!

[beg]

Начинал с VHDL, из любопытства попробовал Verilog, он показался более удобным и компактным, новые проекты теперь пишу на Verilog.

[oval]

Для RTL проектирования используем VHDL. Verilog встречается, но не собственного производства

[J2post]

Я бы хотел начать с VERILOG

[kst]

Я бы VHDL изучил, пусть меня научат!

К схемотехнике прицепился, никак не отлипну.

Сообщение отредактировал kst - May 13 2006, 22:55

[snedelko]

Я VHDL изучал из принципа: так как на младших курсах ПОЛИТЕХа нам обещали, что расскажут на старших, но так и не рассказали...Пришлось осваивать самому.

[Murr Von Kater]

Я все-таки чистой воды программист и в разработку аппаратуры пришел можно сказать случайно. Еслиб начал со схемотехнического ввода, плюнул бы на это занятие и пошел куда нить базы данных ваять. Про VHDL & Verilog(IMHO) их я б действительно сравнивал, как ТП и СИ, первый язык более типизированный, строгий(если можно так сказать ). С него лучше всего начинать изучение ХДЛ, так же как и программирование с ТП, но со временем начинаешь понимать, что для написания крупных проектов он слишком громоздок, многабукав . Что касается лучшего понимания иерархии в исходниках VHDL - согласен, но это опять справедливо только для начинающих. Структуру программы на С тоже сначала труднее понять, чем структуру той же программы описаной на ТП, но со временем появляется навык и никаких проблем с этим уже не возникает, а наоборот, начинает казаться, что Verilog/C намного лаконичнее и удобнее для восприятия.

Хотя я все-таки такого мнения, что нужно разбираться в обоих этих языках, как наиболее распространенных на сегоднешний день. Потому как если вы знаете только один из них, то рано или поздно возникнут проблемы и придется осваивать другой.

З.Ы. Многие фирмы которые в Штатах занимаются разработкой VLSI( по крайней мере которые я нашел в инете) требуют от VLSI-дизайнеров знания именно Veriloga, хотя VHDL там стандартизирован.

[des00]

С него лучше всего начинать изучение ХДЛ, так же как и программирование с ТП, но со временем начинаешь понимать, что для написания крупных проектов он слишком громоздок, многабукав . Что касается лучшего понимания иерархии в исходниках VHDL - согласен, но это опять справедливо только для начинающих. Структуру программы на С тоже сначала труднее понять, чем структуру той же программы описаной на ТП, но со временем появляется навык и никаких проблем с этим уже не возникает, а наоборот, начинает казаться, что Verilog/C намного лаконичнее и удобнее для восприятия.

ИМХО вы сильно ошибаетесь, начинать с ВХДЛ можно отбить у человека всю охоту этим заниматься. По уровню системности проектирования ВХДЛ стоит выше чем верилог, к нему начинает приближаться только систем верилог. Но скоро начнется эра систем си, концепция которого ИМХО %70 концепция ВХДЛ.
ВХДЛ это язык больших проектов, как раз потому что у него есть строгая типизация, возможности иерерахии типов, пакеты, библиотеки, перегрузка операторов, конфигурации, встроенный механизм assertов и еще очень много возможностей.
Насчет его многословности это все идет от VHDL'87, VHDL'93 не требует деклариации компонентов (основной источник многописания). разница между signal/req(wire) в 3 буквы думаю ничего не решает, т.к.разработчики под ФПГА это прежде всего не программисты, а схемотехники и качество их работы определяется не кол-ом строчек кода, а разработаным блоком выполняющим ТТХ.

З.Ы. Многие фирмы которые в Штатах занимаются разработкой VLSI( по крайней мере которые я нашел в инете) требуют от VLSI-дизайнеров знания именно Veriloga, хотя VHDL там стандартизирован.

Да еще много фирм сваливает с верилога на систем си, что теперь считать что систем си лучше верилога ?
Популяризация верилога для VLSI вызвана тем, что изначально системы были простые и их описывали на уровне более близком к железу (Verilog) но уровень современных проектов таков, что требуется описание на более высоком уровне иерерхии (VHDL).
Скажу более если у вас работает команда разработчиков,
то в случае верилога либо один блок пишет один девелопер и вы стандартизируете интерфейсы вплоть до разрядностей и уровней, либо регулярно натравливаете на код аналоги LINT систем.
и собирая проект в кучу используете опять же LINT систему , либо пользуете разработанные топ менеджером проекта пакеты с типами данных и не имеете подобного гемороя.
Все это вызвано одной проблемой цена ошибки в хардварных делах много выше чем в софтовых,
как по трудностям идентификации места с ошибкой, так по трудностям повторной сборки проекта.

[IEC]

Использую схемотехнический ввод проетров + AHDL, но постепенно переползаю на схемотехника + Verilog и в конце концов Verilog.

[Murr Von Kater]

Но скоро начнется эра систем си, концепция которого ИМХО %70 концепция ВХДЛ.

Я читал недавно, что для систем си пока еше нет нормальных синтезаторов, неужели уже появились?

[des00]

Но скоро начнется эра систем си, концепция которого ИМХО %70 концепция ВХДЛ.

Я читал недавно, что для систем си пока еше нет нормальных синтезаторов, неужели уже появились?

ну синопсис еще в 2002 году выпустил систем си синтезатор, из текущего есть систем крафтер и целоксика агилити компайлер (если все будет ок, скоро поеду к ним на курсы + софт дадут с поддержкой).
Правда на чем бы не писали, все от мозгов зависит, если писать с умом то и на AHDL шедевры выходят, а если без ума то и на систем си ничего хорошего не получиться

[dxp]

ну синопсис еще в 2002 году выпустил систем си синтезатор, из текущего есть систем крафтер и целоксика агилити компайлер (если все будет ок, скоро поеду к ним на курсы + софт дадут с поддержкой).
Правда на чем бы не писали, все от мозгов зависит, если писать с умом то и на AHDL шедевры выходят, а если без ума то и на систем си ничего хорошего не получиться

чуть не в тему. Про СистемС - встречал утверждение, что описание на SystemC не является cycle-accurate, в отличие, например, от VHDL/Verilog. Что это означает и как сказывается на точности соответствия описания его имплементации?

[oval]

ну синопсис еще в 2002 году выпустил систем си синтезатор, из текущего есть систем крафтер и целоксика агилити компайлер (если все будет ок, скоро поеду к ним на курсы + софт дадут с поддержкой).
Правда на чем бы не писали, все от мозгов зависит, если писать с умом то и на AHDL шедевры выходят, а если без ума то и на систем си ничего хорошего не получиться

Про СистемС - встречал утверждение, что описание на SystemC не является cycle-accurate, в отличие, например, от VHDL/Verilog. Что это означает и как сказывается на точности соответствия описания его имплементации?

Утверждение неправильное В SystemC существует не меньше уровней абстракций, чем в VHDL/Verilog. Cycle-accurate модель можно описать на SC без проблем. Все, необходимые для этого механизмы, там есть.

[dxp]

ну синопсис еще в 2002 году выпустил систем си синтезатор, из текущего есть систем крафтер и целоксика агилити компайлер (если все будет ок, скоро поеду к ним на курсы + софт дадут с поддержкой).
Правда на чем бы не писали, все от мозгов зависит, если писать с умом то и на AHDL шедевры выходят, а если без ума то и на систем си ничего хорошего не получиться

Про СистемС - встречал утверждение, что описание на SystemC не является cycle-accurate, в отличие, например, от VHDL/Verilog. Что это означает и как сказывается на точности соответствия описания его имплементации?

Утверждение неправильное В SystemC существует не меньше уровней абстракций, чем в VHDL/Verilog. Cycle-accurate модель можно описать на SC без проблем. Все, необходимые для этого механизмы, там есть.

Мне тоже так казалось - ведь там есть Clocked Process, значит можно на каждом цикле обновление состояний делать. Но не имею никакого опыта с SystemC, вот и спросил, насколько оно соответствует действительности.

[sumerik]

Опрос: какой язык вы используете.

Verilog

[Major]

Мне было все равно с чего начинать. Но начал с VHDL, так как на мой взгляд (тогда первый и не совсем верный) verilog похож на С. А так как на С мне все равно что писать (хотя предпочитаю С++), то решение было принято в пользу VHDL. Чтобы мозг не мог автоматом переносить приемы в программировании напрямую на HDL.
Скажу что VHDL доволен. Есть все что надо, может быть только define не хватает.
Но использовать define в программировании тоже не особо рекомендуется, все что можно надо подменять на константные члены классов либо классы-шаблоны.

Самый драйв пошел, когда в конференции нашел ссылку на статью по организации дизайнов в виде двух процессов (от автора процессора Леона кажется). После нее в мозгу чего-то щелкнуло и встало на свои родные места - все понятно и приятно.
Жду следующего большого проекта, чтобы начать с SC работать.

Сообщение отредактировал Major - Aug 22 2006, 09:41

[doc17]

Опрос: какой язык вы используете.

Раньше писал на AHDL, потом перешел на VHDL. Особых сложностей не заметил.
Многие из наших разработчикаов до сих пор все рисуют в графике и слышать даже не хотят о языках.
Но лично мне кажется, что это неудобно все проводники соединять вручную мышкой (может только для моих кривых рук).

[Doka]

Самый драйв пошел, когда в конференции нашел ссылку на статью по организации дизайнов в виде двух процессов (от автора процессора Леона кажется). После нее в мозгу чего-то щелкнуло и встало на свои родные места - все понятно и приятно.

а можно ссылочку или примерное название статьи - было бы инетерсно почитать для развития

Многие из наших разработчикаов до сих пор все рисуют в графике и слышать даже не хотят о языках.
Но лично мне кажется, что это неудобно все проводники соединять вручную мышкой (может только для моих кривых рук).

аха.. я при работе в ПиКаде плююсь.. эти соединения все ручками проводить =) Но тут альтернативы нет :(
хотя наглядность у схемного представления несравненно выше. порой даже сначала в голове "нарисуешь" прежде чем на hdl писать)

[HardJoker]

Самый драйв пошел, когда в конференции нашел ссылку на статью по организации дизайнов в виде двух процессов (от автора процессора Леона кажется). После нее в мозгу чего-то щелкнуло и встало на свои родные места - все понятно и приятно.

а можно ссылочку или примерное название статьи - было бы инетерсно почитать для развития

Многие из наших разработчикаов до сих пор все рисуют в графике и слышать даже не хотят о языках.
Но лично мне кажется, что это неудобно все проводники соединять вручную мышкой (может только для моих кривых рук).

аха.. я при работе в ПиКаде плююсь.. эти соединения все ручками проводить =) Но тут альтернативы нет
хотя наглядность у схемного представления несравненно выше. порой даже сначала в голове "нарисуешь" прежде чем на hdl писать)

ПиКады разные бывают. Те, что 200x - монстры, у которых удобство интерфейса с пользователем стоит не на первом месте. Для "ручного" проектирования не подходят. Есть расхожий анекдот про то, как P-CAD создавался. Самый первый P-CAD 1.0-4.5 был сделан командой электронщиков, которым пришлось переквалифицироваться в программистов. Потом его перекупила софтверная фирма. И вот программисты для электронщиков выпустили свое _изделие_. Называлось это счастье P-CAD 6.0 На этом можно поставить точку в истории ПиКадов. Кстати, Схемаджи очень неплохая рисовалка, только без редактора топологии печатных плат. Много приятнее 200x и понимает все их форматы. Отечественная.

[Major]

Вот эта статья (на форуме поиск вылетает).
www.gaisler.com/doc/vhdl2proc.pdf

Сообщение отредактировал Major - Aug 23 2006, 06:54

[sazh]

To Maior
Хотел бы тоже оценить высокий уровень абстракции. Но VHDL не знаю. А проект count8 в пункте 5.4
с ошибками и Квартусом не синтезируется. Не могли бы Вы откорректировать этот проект и открыть новую тему в программируемой логике.

[Doka]

Major, cпасибо :)

sazh, cтрочка с "architecture..." должна выглядеть так:

architecture twoproc of count8 is

[sazh]

и последняя строчка тоже по другому. нельзя же так откровенно обижать человека.
Дело совсем в другом:
Error (10327): VHDL error at count8.vhd(21): can't determine definition of operator ""+"" -- found 0 possible definitions
Неужели так трудно найти мнуту и синтезировать?

[sazh]

Всем спасибо. Мне ответили.

[SunnyAngel]

В принципе есть, ведь одно дело описание аппаратуры, другое дело описание алгоритмов, предназначенных для выполнения на определенном процессоре:
При описании аппаратуры ориентация идет либо на описание поведения (при этом описывается множество параллельных процессов), либо на уровне структуры (описывается взаимосвязь между элементами в терминах сигналов).
При использовании языков программирования параллелизм явно не описываеся (за исключением специальных языков/расширений языков), а описывается последовательность действий алгоритма...

Хотя, конечно, можно утверждать, что практически любой алгоритм реализованный в виде программы на языке высокого уровня можно транслировать в некоторое аналогичное описание аппаратуры...

Абсолютно согласна! С помощью языка ОПИСАНИЯ создается аппаратура, а с помощью алгоритма ПРОГРАММИРУЕТСЯ уже существующая. Но главное то, что цель у них одна - заставить работать что-то так, как Вам нужно. И не важно, что это - пара миллионов "сырых" транзисторов или существующая железка

А по поводу языка - нужно понимать идею создания нового, а какова реализация - выбор за Вами. Пусть это VHDL, Verilog, Си или ассемблер, просто синтаксис знать надо.

[Juggernaught]

Оцените расширение SystemVerilog 2005 года над обычным Верилогом 2001-го. На мой взгляд, Верилог в этой ипостаси лишился многих своих недостатков, стал еще более лаконичным и гибким.

P.S. Недавно выложил пару документов по SV: http://electronix.ru/forum/index.php?showtopic=30309

[Olenka]

Если выбирать именно из языков, VHDL, для меня он более понятен, нежели Verilog......
А вообще, наиболее удобно для меня совмещать схематик и VHDL....

[ReedCat]

Насчет похожести VHDL на C++, по мне так он больше похож вообще на паскаль...

На PL/1 вообще-то

[andrew_b]

На PL/1 вообще-то

Вообще-то он сделан на основе Ады.

[Саша Z]

Когда-то наинал с AHDL ибо на моей первой работе была Altera (1997-1999 годы). Затем был перерыв в плане HDL до конца 2007, и только в конце 2007 года, нановой работе заново вхожу в HDL - выбрал для себя VHDL т.к. предпочитаю строгость подхода и стандартизации.Ежели в будущем понадобиться Verilog - изучим и его..

[grey]

У меня вопрос. А те, кто русский матерный применяют, какими инструментами для синтеза/компиляции пользуются?

[maxfox2k]

predpochitayu verilog, gorazdo prosche i ponyatnee, osobenno vo vremya obucheniya. no v companii prinyat vhdl.
no pishu tolko bloki, vse soedeneniya v schematic

Сообщение отредактировал maxfox2k - Aug 18 2008, 02:36

[ALTEROMANOFF]

Многие на форуме позиционируют VHDL как наиболее подходящий язык описания больших систем. Возможно, но я всегда считал, что AHDL - это тот же VHDL, из которого выкинули все лишнее, чтобы упростить компилятор. Короче - AHDL - это простой язык, но достаточный для того, чтобы описывать системы абсолютно любой сложности. Он позволяет ТОЛЬКО описывать аппаратуру, но что вам еще надо? Что касается сборки с участием Verilog и VHDL функций, то делается это элементарно и поддерживается любым Quartus`ом.

[MrYuran]

А есть какие то тонкие отличия между материями называемыми "язык программирования" и "язык описания" (конечно в контексте темы)?

Вот как раз-таки из-за непонимания разницы у разных товарищей регулярно возникают вопросы типа "за сколько тактов ПЛИС выполняет команду A=B+C"

Но лично мне кажется, что это неудобно все проводники соединять вручную мышкой (может только для моих кривых рук).

Их и не надо все соединять. В Xilinx Foundation я просто рисовал функциональные блоки, а на входах и выходах ставил Bus terminal'ы и проименованные куски цепей. Одноимённые цепи в проекте соединяются автоматически.

[Student Pupkin]

Хоть VHDL и не похож на любимые C и C++, но его типизация и синтаксис мне куда ближе, чем загадочные конструкции Verilog'a.

Считаю, что знать надо и VHDL, и Verilog (ну и AHDL, если на альтере сидишь), но писать лучше на чем-то одном (если обстановка позволяет). Знание других языков пригодится при изучении чужих проектов, примеров из какой-нибудь книжки и т.д. И только. А для проектирования на ПЛИС обширные познания в языках вряд ли пригодятся. Равно как и использование всяких замысловатых и "загадочных" конструкций... Для моделирования - да, тут спору нет (для этого и придумывали). Для проектирования - вред.
Сам проголосовал за "совокупность вышеперечисленнго", т.е. VHDL + иногда схемотехнический вввод (иногда логику работы какого-то узла быстрее понять, когда он в таком, в схемном виде). При этом не считаю, что "один язык хуже другого или сложнее" (с позиций проектирования устройств на ПЛИС). Просто начинал с VHDL - литературы на русском больше по этому языку попалось, чем по Verilog (AHDL не интересен, т.к. пользуюсь Xilinx). Сейчас изучаю Verilog, пригодится. При этом писать все равно буду на VHDL.

[CommError]

Я как гражданин Евросоюза применяю VHDL. Verilog не люблю из-за похожества с C.

Тффуу - трудно мне искать русские буквочки на своем рояле!

[buba]

При выборе языка руководствовался его возможностями и количеством проектов, которые были мне доступны. В итоге "освоил" VHDL. Проектов на VHDL действительно куча, к тому же этот язык более гибкий.

[CO2040]

Начал писать на AHDL - поскольку моё изучение ПЛИС началось с Альтеры и небезизвестной книжечки Антонова. И так "подсел" на этот язык, что не могу оторваться от него, даже после того как освоил VHDL. Теперь когда делаю что-то для Альтеры, только AHDL. Если Xilinx - VHDL.

[Maverick]

В данный момент пишу на VHDL. Еcли в будущем понадобиться Verilog - изучим и его

[cms]

Пора добавить в опросник SystemVerilog. А то самый прогрессивный способ просто не попал в пул.

[SM]

Пора добавить в опросник SystemVerilog. А то самый прогрессивный способ просто не попал в пул.

А зачем? Это же просто следующая ревизия верилога после 2001. Так как после расформирования IEEE P1364 все ее дела перешли к IEEE P1800. Давайте тогда уж разбивать и VHDL по его ревизиям, и верилог на 2001 и 1995...

[cms]

А зачем? Это же просто следующая ревизия верилога после 2001. Так как после расформирования IEEE P1364 все ее дела перешли к IEEE P1800. Давайте тогда уж разбивать и VHDL по его ревизиям, и верилог на 2001 и 1995...

Э нет. следующая ревизия верилога после 2001 - IEEE P1364-2005. A IEEE P1800-2005 это уже новый язык, правда сохранивший совместимость с conventional-verilog.

Я думаю что мало кто из программеров согласится с утверждением, что С++ - это просто следующая ревизия C. Издали похожи, да.

Ну а то, что в 2009 собираются издать объединенный стандарт IEEE P1364 + IEEE 1800 это гуд, но это надо еще пережить.

[SM]

Ну извиняюсь, про 2005 забыл. Моя глюка. Но все равно, я и как программист C/C++ считаю, что C++ это просто очередное расширение C, и как HDL-писатель, что SV просто эволюция V. Обратная совместимость со старым об этом говорит однозначно.

[vitzap]

Начал писать на AHDL. Сейчас потробовалось изучать VHDL, причем основные компоненты этой работы сделаны на Ahdl :-(

[ValeraK]

Я проголосовал за vHDL, за простоту/человечность синтаксиса
мне не нравится запоминать спецсимволы в языковых конструкциях,
ну не люблю я иероглифы :-)

[EvgenyNik]

Начинал со схемотехнического ввода, т.к. сам изначально схемотехник.
Потом освоил AHDL потому что это было элементарно просто и наглядно.
Выбор между VHDL и Verilog сделал примерно так: не зная этих языков, просмотрел несколько дизайнов, выполненных на них на предмет того - какой мне, незнающему, покажется более интуитивно понятным. Таким образом выбрал Verilog.

[Krolm]

язык, схема, да какая разница! Это ведь всего лишь инструмент. Главное это ведь понимать что ты делаешь, физику процессов, математику, а уж как реализовать по моему не важно!

[zverek]

А "совокупность вышеперечисленного" - это System Verilog Хотя полностью поддержат его ещё не скоро.
Проголосовал за Verilog.

Сообщение отредактировал zverek - Jul 2 2009, 20:32

[Leka]

Уже ~год пишу на "русском матерном" - безтиповом препроцессоре Верилога. Написал "просто так" прошлым летом в ~40-градусную жару(в тени), чтобы практически проверить идею бесконечной разрядности по-умолчанию(в Верилоге разрядность по-умолчанию = 1), и др. Оказалось удобно.

Практически, правда, разрядность по-умолчанию пришлось ограничить до 64. Пока хватает.

Даже клок 64-разрядный. XST хорошо оптимизирует почти все (кроме блочной памяти), результат синтеза хуже ручного кодирования нужной разрядности на ~10% (что терпимо для меня).

Небольшая дискуссия по этому поводу: http://forum.ixbt.com/topic.cgi?id=48:1629:3741#3741 (синтаксис написанного препроцессора другой, но суть та-же).

[Maverick]

язык, схема, да какая разница! Это ведь всего лишь инструмент. Главное это ведь понимать что ты делаешь, физику процессов, математику, а уж как реализовать по моему не важно!

Мне кажется потом становится ой как важно, особенно если Вы алгоритм (физику процессов, математику) поняли, но он очень громоздкий и расование в схематике - "гиблое" дело, а сроки то поджимают

[VG2903]

В основном пишу на AHDL, изредка Verilog. Пишу под Альтеру, потому устраивает)
Пробовал и на VHDL, но много писанины, а времени на написание порой ой как не хватает... А так в проекте обычно присутствуют кусочки этих трёх языков)
От схематики отказался сразу, показалось не удобным для крупных проектов, легко запутаться, да и написать код проще и быстрее для меня, чем нарисовать соедининие между элементами)))