DDR+Cyclone3 (EP3C16Q240), подключение DQ/DM пінов Опции

[brag]

Доброе время суток!
с DDR имею дело впервые. вроде разобрался, как подключать, но есть один монент:
в данном кирпиче есть 4 DQS группы, в 2х из которых (нижняя и верхняя) присутствуют DM-пины, в двух остальных их нету, но есть по одному (девятому) DQ-пину.
память будет 16-битная. но тянуть трассы с 2х противоположных сторон кристалла слишком накладно. можно ли подключать DM-піни DDR-ки к DQ-пинам fpga?

в датапите написано

In Cyclone III devices, the DM pins are preassigned in the device pinouts. The
Quartus II Fitter treats the DQ and DM pins in a DQS group equally for placement
purposes.

и в другом документе, тоже по cyclone3

Pin on Memory Device | Pin on Cyclone III Family Device
DQS | DQS
DQ | DQ
DM | DQ
CK, CK# | Any Adjacent User I/O
A | Any User I/O (2)
CS#, RS#, CAS#, WE# | Any User I/O (2)

тоесть вроде-бы можно, но написано и это

DQ groups on the left and right sides of EP3C16, EP3C25, and EP3C40 (of the 240-pin PQFP package) do not support DM pin.

я так понял, фаза в DM и DQ сдвинута на 90 градусов, тоесть заменить типа можно, но зачем тогда выделять отдельные DM-пины?

спасибо!

[brag]

и еще - обязательно ли выравнивать длины для DDR на частоте 125мгц? без перехода по слоям врядли получится выровнять, а относить память далеко от альтеры тоже не охота. корпуса tsop и pqfp
плата - 4слойка, водить трассы на bottom-е не желательно.

Сообщение отредактировал brag - Sep 24 2009, 11:50

[DmitryR]

Вы сначала сделайте тестовый дизайн контроллера памяти и отсинтезируйте его, вам фиттер укажет на все ошибки Как миинимум мне помнится, что нельзя на один компонент мешать группы с разных сторон, можно объединять только верх/низ и право/лево. Длины выравнивать всегда надо, вопрос до какого предела. Не хотите влететь - используйте HyperLynx.

[brag]

спасибо!
а мешать группы почему нельзя, ведь обьеденяет 2 8-битных массива в один компонент только CS..
щас разведу, как получится, потом буду в hyperlynx гонять.

и еще по поводу конфигурационной памяти.
альтеровская память вся 2.7-3.3v
http://www.altera.com/products/devices/ser...g-overview.html
а cyclone3 вроде как не любит 3.3v, овершот большой. лепить кучу резисторов тоже не охота..в стартерките даже jtag 2.5v сделам, но память туда не втулили

Сообщение отредактировал brag - Sep 24 2009, 11:55

[DmitryR]

Мешать группы с разных сторон почему нельзя (если на самом деле нельзя, я читал это в доке на Stratix IV) лучше наверное спросить у Альтеры Что же касается конфигурационной памяти - то у нее 4 провода = 4 резистора. И еще, овершуты гасятся не только резисторами, но и сочетанием стекапа и ширины проводника (чтобы линия была согласована с передатчиком сама по себе).

А еще мне кажется, что вы пытаетесь сделать все в двух слоях, от чего я вас хотел бы настоятельно предостеречь: не думаю, что DDR будет стабильно работать на 125 МГц без нормальной земли.

[brag]

у альтеры спрошу на их форуме. дистрибютор особо поддержки предоставить не может.

линии постараюсь согласовать, но для наших то плат..завод говорит одно, померял под микроскопом - совсям другое.

я пытаюсь сделать в 4х слоях. думаю, для не BGA єто нормально. больше всеравно не потяну

сделал тестовый проект, а оно говорит,что через час перестанет работать. получается, DDR контроллер не бесплатен? нужно вручную колбасить?
Warning: Megafunction that supports OpenCore Plus feature will stop functioning in 1 hour after device is programmed
ругнулся только, что left/right не поддерживает частот выше 125мгц. на остальное не ругался, проект скомпилировался. даже не ругался, что у меня возле vref одна нога задействована

Сообщение отредактировал brag - Sep 24 2009, 13:51

[brag]

да, вы были правы. влепил altrmemphy, более-менее разобрался с его интерфейсом, начал синтезировать и выкинуло такую ошибку:

The DQ capture registers that are clocked by the same phase-locked loop (PLL) clock must be placed on the same edge or opposite edge of the die. The PLL cannot be calibrated to work for both the HIOs and VIOs.
ACTION: Modify the pin placement of the design so that all of the DQ pins are placed on the same edge or opposite edges of the die.

прийдется все-таки как-то разводить на противоположных сторонах.

вижу, пропарюсь с этим DDR и циклоном долго..

[alevnew]

А еще мне кажется, что вы пытаетесь сделать все в двух слоях, от чего я вас хотел бы настоятельно предостеречь: не думаю, что DDR будет стабильно работать на 125 МГц без нормальной земли.

На счет DDR не скажу, а SDRAM делал на 2-х слоях, частота шины 130 Мгц (Cyclone II).
Работает. Для надежности, между землей под FPGA и землей под SDRAM кинул перемычку.
(Не утверждаю, что так нужно делать )

[torik]

У меня тоже в 4-ех слойке поставлена обычная SDRAM (PQFP-208 altera, TSOP2-54 память) - использовать можно все порты альтеры заподряд. Работает нормально на частоте 133МГц (выше не пробовал). Длины не выравнивал, но память 16 бит, поэтому проводники короткие.
Если только начали, лучше не трогать сразу DDR. Проверьте, может вам хватит и SDRAM

[DmitryR]

прийдется все-таки как-то разводить на противоположных сторонах.

вижу, пропарюсь с этим DDR и циклоном долго..

Либо поставьте Циклон в BGA, либо память SDRAM на 32 разряда - и все будет не так уж и страшно.

[alevnew]

Либо поставьте Циклон в BGA, либо память SDRAM на 32 разряда - и все будет не так уж и страшно.

Кстати, а существуют ли микросхемы SDRAM на 32 разряда?
Если да, то какая?

[brag]

На счет DDR не скажу, а SDRAM делал на 2-х слоях, частота шины 130 Мгц (Cyclone II).
Работает. Для надежности, между землей под FPGA и землей под SDRAM кинул перемычку.
(Не утверждаю, что так нужно делать )

SDRAM на такой частоте на двухслойках у меня тоже со свистом работают.
а вот ноги DQ - требования к их разводке нужно расценивать, как 266мгц.

У меня тоже в 4-ех слойке поставлена обычная SDRAM (PQFP-208 altera, TSOP2-54 память) - использовать можно все порты альтеры заподряд. Работает нормально на частоте 133МГц (выше не пробовал). Длины не выравнивал, но память 16 бит, поэтому проводники короткие.
Если только начали, лучше не трогать сразу DDR. Проверьте, может вам хватит и SDRAM

у меня тоже вроде короткие (см картинку), только разница в их длине большая..
SDRAM я тоже никогда не ровняю, 133мгц на таких длинах - это еще не те частоты.
а вот с DQ/DQS нужно расценивать, как 266мгц, здесь,думаю не все так. ровнять длины очень тяжело из за корпуса да и куча серпантинов тоже не есть хорошо.был бы BGA, да слоев по-больше..Я бы сразу DDR2 поставил. но возможности применить BGA нету
SDRAM не ставил
1. из за необходимой минимальной скорости - 150мега-16-битных-слов в секунду. тогда нужно 32бита, а это 2-4корпуса SDRAM со всеми вытекающими(разводка шины адресса).
2. DDR дешевле и обьемы по-больше
мож и поставлю sdram, если обломаюсь с DDR возится...

Либо поставьте Циклон в BGA, либо память SDRAM на 32 разряда - и все будет не так уж и страшно.

BGA нет возможности..с SDRAM еще подумаю, мож так и сделаю. но хотелось бы все-же применить DDR.

Кстати, а существуют ли микросхемы SDRAM на 32 разряда?
Если да, то какая?

suществуют, только они дорогие и труднодоставаемые.
K4S643232E, на пример
http://www.samsung.com/global/business/sem...=&xFmly_id=

+DDR еще запарка с терминаторами. ставлю 0402 резисторы, тоже места жрут не мало и затрудняют разводку

[Kuzmi4]

Купил планку давеча на рабиобазаре у нас - 40 ГРН 256 метров сдрама(16-битный чип) (взял его потому что быстро довольно цепляется), будет Cyclone III на ПП стоять(макетка, отладить методУ нужно , так что рабочая планка на радиобазаре - самое ОНО ).
Пока ещё на счёт платы в раздумъях - как оно ему будет 3-вольтовая память и 2 слоя, может что посоветуете?

[DmitryR]

BGA нет возможности..

ставлю 0402 резисторы

У вас какой-то странный дизайн. Обычно BGA не могут поставить, когда хотят паять руками. А 0402 вас монтажники боюсь самого заставят паять . Так что:
- постарайтесь обойтись без резисторов, согласовав трассы, включив OCT и промоделировав
- если не выйдет - попробуйте DDR2, там есть внутренний терминатор тоже, она вкупе с OCT точно встанет без резисторов (проверено, но BGA)
- или ставьте SDRAM
- или ставьте резисторные сборки

[brag]

Купил планку давеча на рабиобазаре у нас - 40 ГРН 256 метров сдрама(16-битный чип) (взял его потому что быстро довольно цепляется), будет Cyclone III на ПП стоять(макетка, отладить методУ нужно , так что рабочая планка на радиобазаре - самое ОНО ).
Пока ещё на счёт платы в раздумъях - как оно ему будет 3-вольтовая память и 2 слоя, может что посоветуете?

будет нормал. главное, полигон постарайтесь не порезать и плату по-тоньше. я делаю 0.8мм
http://electronix.ru/forum/index.php?act=a...st&id=36193 - не циклон, но все же SDRAM.
[attachment=36622:DSC_8948.jpg] - вторая сторона. пассив 0402 там, хорошо экономится место под полигоны

У вас какой-то странный дизайн. Обычно BGA не могут поставить, когда хотят паять руками. А 0402 вас монтажники боюсь самого заставят паять .

BGA руками, как раз паяется горазо проще QFP/SO. посадил шарами на шары na вязкий флюсЪ, феном пригрел и готово - 2-5 минут на корпус.
проблемма в наших платах, их сильно крутит со временем, девайсы перестают работать...и вторая проблемма - выведение ног на шаге 0.8 - трудно между ними via пихать. потом, опытный образец будет изготавливатся самостоятельно (фото выше), а маску наносить мне впадло, а BGA без маски - очень стремно.
пайка да, будет ручная. если паять под мелкоскопом, то разницы нету, что 0402, что 0603. но экономия места внушительная.

Так что:
- постарайтесь обойтись без резисторов, согласовав трассы, включив OCT и промоделировав

OCT я конечно включу, но как быть с терминаторами на Vtt(vref)? вроде как для SSTL они необходимы.
а последовательные, наверное, выкину - DDR вроде можно менять strength

- если не выйдет - попробуйте DDR2, там есть внутренний терминатор тоже, она вкупе с OCT точно встанет без резисторов (проверено)
- или ставьте SDRAM

DDR2 - вкуснятина, там и последовательные, и на VTT терминаторы внутри. только жаль,вся DDR2 память в BGA.


на счет SDRAM - подумаю.
сборки труднодоставаемые, а обычные по рззмерам мало выигрывают 0402

и еще SDRAM - 3.3v, резисторы всеравно прийдется ставить для циклона3

Сообщение отредактировал brag - Sep 25 2009, 13:21

[Kuzmi4]

2 brag - спасибо за рисунки, интересно , но у 3-х цилонов там особая любовь к 3-м вольтам, вот потому и спрашиваю кто уже реально пробовал, а то жалковато как 4-х слойку..

[brag]

попробую затерминировать вот так:
[attachment=36623:term.gif]
синие сверху - резисторы на vtt. ниже - кондеры по 1шт на 2 терминатора. это все на bottom
сверху красные - кондеры по питанию и последовательные резисторы (будут сотять только на DQ/DQS)
но как красиво более/менее поровнять длины (+-100мил) хз..

Kuzmi4>>
пожалуйста
ну я думаю, резисторов на шину данных возле SDRAM хватит. и можете подать вместо 3.3 3в, ему станет легче. память поддерживает.
мож и мне прийдется так сделать, если с DDR обломаюсь

но 4 слоя всеже буду делать, плата на половину ВЧ аналоговая

[DmitryR]

пайка да, будет ручная. если паять под мелкоскопом, то разницы нету, что 0402, что 0603. но экономия места внушительная.

Да, только 0603 паяется без микроскопа.

OCT я конечно включу, но как быть с терминаторами на Vtt(vref)? вроде как для SSTL они необходимы.

Нет, они тоже защищают от звона, и если на шине одна микруха - без них свободно можно обойтись. Повторюсь, отмоделировав.

DDR2 - вкуснятина, там и последовательные, и на VTT терминаторы внутри. только жаль,вся DDR2 память в BGA.

Нету там на Vtt терминаторов, неправда.

сборки труднодоставаемые, а обычные по рззмерам мало выигрывают 0402

Зато их монтировать гораздо удобнее.

и еще SDRAM - 3.3v, резисторы всеравно прийдется ставить для циклона3

Не придется, я SDRAM делал без резисторов на шине с четырьмя агентами (процессор, SDRAM, flash, ПЛИС), правда разводил в линию, без звезды.

[Kuzmi4]

2 DmitryR - на двуслойке резисторы на SDRAM - необходимость ещё если входы чувствительные к овершуту, а вот на 4-х слойке в принципе можно и не ставить их, подогнав импеданс и просимулировав

[brag]

Да, только 0603 паяется без микроскопа.
Нет, они тоже защищают от звона, и если на шине одна микруха - без них свободно можно обойтись. Повторюсь, отмоделировав.
Нету там на Vtt терминаторов, неправда.

с микроскопом комфортнее
сорри, на vddq/vssq

Зато их монтировать гораздо удобнее.

серии не будут большими. тут лучше вообще от них отказатся

2 DmitryR - на двуслойке резисторы на SDRAM - необходимость ещё если входы чувствительные к овершуту, а вот на 4-х слойке в принципе можно и не ставить их, подогнав импеданс и просимулировав

я тоже так думаю..зарисую, потом буду мучать hyperlynx

2 DmitryR - на двуслойке резисторы на SDRAM - необходимость ещё если входы чувствительные к овершуту, а вот на 4-х слойке в принципе можно и не ставить их, подогнав импеданс и просимулировав

по поводу SDRAM i cyclone3 почитайте это http://www.alteraforum.com/forum/showthread.php?t=4239

[brag]

смотрел гербера на альтеровском ките, там 12-слойка и все длины выровнены...

[DmitryR]

серии не будут большими. тут лучше вообще от них отказатся

Если серии не будут большими, то IMHO проще переплатить немного за монтаж BGA, поставить DDR2 и не иметь никаких пробем. Потому что ваш труд тоже стоит денег, и при небольшой партии переплата за применение BGA может оказаться гораздо меньше вашей зарплаты, потраченной на борьбу с терминацией DDR или разводку широкой SDRAM.

[brag]

у меня зарплаты нету. мой бюджет пока не позволяет заказывать нормальные платы под BGA, а наши обычные украинские платы гнет и кривит, толщину меди никто не выдерживает итп..потом клиент если принесет дохлую плату с BGA, то считай, ее можно в мусорку (или для себя оставить), а всли даже что-то случится с платой с QFP, то все легко ремонтируется


поставлю все-таки SDRAM, а потом, может когда-нибудь в другой раз заюзаю DDR2...

[Kuzmi4]

2 brag - спасибо, последний пост, что не может не радовать, в какой то мере ..
Кстати, а где вы в украине собираетесь надёргать сборок 0402 для сдрама ?

У нас с вами кстати камень один и тот же

[alevnew]

2 DmitryR - на двуслойке резисторы на SDRAM - необходимость ещё если входы чувствительные к овершуту, а вот на 4-х слойке в принципе можно и не ставить их, подогнав импеданс и просимулировав

Я делал на 2-хслойке SDRAM+Cyclon II без резисторов. Все работает.
Правда запитал все дело от 3.0В, т.к. в схеме был один компонент, который требовал 3.0В.
SDRAM K4S511632D-UC75. Работает на частоте 130 МГц. Никаких проблем не возникло.
Теперь планирую перейти на Cyclon III, почитал AN447, буду запитывать все снова от 3.0В.

Сообщение отредактировал alevnew - Sep 26 2009, 03:16

[torik]

Зато их монтировать гораздо удобнее.

Вот только не надо ставить сборки 0402, если не будет автоматического монтажа. Потом будете доооолго материться. У них же выводы под корпусом, типа как в QFN, паять даже под микроскопом крайне хреново и ненадежно.

Еще, я помню, циклон 3 при питании 3.3В с SDRAM дает частоты меньше 100 МГц (квартус так показал). Т.е. надо использовать память на 2.5В. Могут возникнуть поблемы с поиском SDRAM на 2.5В в TSOP (особоенно для 32 бит). Можно здесь еще посмотреть:
http://www.issi.com/products-dram-low-volt-mobile.htm

[DmitryR]

Еще, я помню, циклон 3 при питании 3.3В с SDRAM дает частоты меньше 100 МГц (квартус так показал).

Видно там что-то не так легло, ибо я шину 100 МГц 3.3 вольта делал еще на Spartan-3 (который 90 nm против 65 nm Cyclone III), причем не использовал DCI и не ставил резисторы.

[Kuzmi4]

2 torik - а вы не можете уточнить на счёт

циклон 3 при питании 3.3В с SDRAM дает частоты меньше 100 МГц (квартус так показал).

Вы смотрели где частотка именно падает ? Если нет и дизайн не военный/секретный - можно выдранный кусок в студию ? - прицеплю на него ответку какую нибудь примитивную - посмотрим что именно ему не нравится, потому как странно это всё - чтоб сдрама не заводилась на 10нс....

[DmitryR]

мой бюджет пока не позволяет заказывать нормальные платы под BGA, а наши обычные украинские платы гнет и кривит, толщину меди никто не выдерживает итп..

Попробуйте заказывать в России - у нас четыре слоя 0.2/0.2 делают нормально и недорого. Мы свои платы, укладывающиеся в эти нормы в Китай не отправляем.

[brag]

2 brag - спасибо, последний пост, что не может не радовать, в какой то мере ..
Кстати, а где вы в украине собираетесь надёргать сборок 0402 для сдрама ?

У нас с вами кстати камень один и тот же

та сборки я не буду ставить. поставлю обычные 0402
вернее это я о кондерах. резисторы вообще ставить не буду. запитаю все от 3в (благо, SDRAM такое держит), трассы на DQ короткие - до дюйма.
[attachment=36649:sdr.gif]
шины не ровнял, но клок сделал чуть длиннее всех остальных. у меня с таким "дизайном" на 133мгц заводилось нормально, правда не на циклоне3.

Теперь планирую перейти на Cyclon III, почитал AN447, буду запитывать все снова от 3.0В.

я тож так думаю

Вот только не надо ставить сборки 0402, если не будет автоматического монтажа. Потом будете доооолго материться. У них же выводы под корпусом, типа как в QFN, паять даже под микроскопом крайне хреново и ненадежно.

не знаю на счет сборок, но обычные 0402 такие же, как и 0603, только меньше. паяются и без микроскопа, если зрение нормальное.
автомат пока не светит, вручную месячная партия запаяется за неделю

Еще, я помню, циклон 3 при питании 3.3В с SDRAM дает частоты меньше 100 МГц (квартус так показал). Т.е. надо использовать память на 2.5В. Могут возникнуть поблемы с поиском SDRAM на 2.5В в TSOP (особоенно для 32 бит). Можно здесь еще посмотреть:
http://www.issi.com/products-dram-low-volt-mobile.htm

посмотрим, все зависит от реализации контроллера. тк алтеровские платные, то наколбашу свой, думаю в 133мгц вложимся ма 3.0в

Попробуйте заказывать в России - у нас четыре слоя 0.2/0.2 делают нормально и недорого. Мы свои платы, укладывающиеся в эти нормы в Китай не отправляем.

0.2/0.2 разве хватит для BGA с шагом 0.8? если шаг 0.8 и шар 0.4, то остается всего 0.4мм между ногами. 0.2/0.2 уже не лезет...
[attachment=36651:bga.gif]
стандартный корпус для ddr2. шар 0.45, шаг 0.8. и того остается 0.8-0.45=0.35mm в них должна поместится трасса+2 зазора..
0.127 еще с натяжкой влазит (0.127+0.127+0.127=0.381)... а какая тогда должна быть via...
вобщем, когда я говорю о таких параметрах нашим заводам, они на меня смотрят, как на барана, насмотревшегося фильмов ))
одну-две платы я бы и сам сделал, но мне нужны небольшие серии...Китай я не потяну

пс. А USB никто на циклоне не делал? стоит оно того, или проще поставить контроллер, типа isp1582?

Сообщение отредактировал brag - Sep 26 2009, 10:27

[DmitryR]

0.2/0.2 разве хватит для BGA с шагом 0.8?

Нет, не хватит даже на миллиметр - отверстия под лазер получатся. Я просто посоветовал, раз у вас местные производители не могут вообще нормально сделать плату ни по какому классу. Что же касается китайцев - у них дорого получается только образцы, так как львиную долю стоимости съедает подготовка. Если заказывать штук сто хотя бы - там уже цена будет вполне приемлемая.

пс. А USB никто на циклоне не делал? стоит оно того, или проще поставить контроллер, типа isp1582?

Проще поставить контроллер, потому что без внешней микрухи все равно не обойтись, даже для первого USB (логику которого можно полностью реализовать в ПЛИС) - там 5 вольт.

[brag]

Нет, не хватит даже на миллиметр - отверстия под лазер получатся.

Я просто посоветовал, раз у вас местные производители не могут вообще нормально сделать плату ни по какому классу. Что же касается китайцев - у них дорого получается только образцы, так как львиную долю стоимости съедает подготовка. Если заказывать штук сто хотя бы - там уже цена будет вполне приемлемая.

4й класс они еще делают, но с 5м начинаются проблеммы. и по химии, и по фрезеровке, и платы стают пропеллером со временем или даже сразу.
опытные образцы я сам сделаю, а если дорастем до серии в сотни штук, то конечно сделаю под BGA и закажу в Китае.

с USB я так и думал, спасибо. а там какие-то специализированные phy надо(я о high speed) или достаточно преобразователя уровней?

[brag]

Проще поставить контроллер, потому что без внешней микрухи все равно не обойтись, даже для первого USB (логику которого можно полностью реализовать в ПЛИС) - там 5 вольт.

логику первого можно и на atmega8 реализовать и без всяких phy

[DmitryR]

с USB я так и думал, спасибо. а там какие-то специализированные phy надо(я о high speed) или достаточно преобразователя уровней?

Для первого - достаточно преобразователей, для второго - нужен PHY.

[brag]

ну его тогда...цена на phy, наверное, будет сравнимой с ценой на контроллер, а трудозатрат во много раз больше

[DmitryR]

Трудозатрат практически никаких - на opencores есть ядро, останется только его адаптировать под свою шину.

[brag]

а оно же вроде платное или лимитированное на 1 час работы, подобно DDR контроллеру? или это не альтеровские?

Сообщение отредактировал brag - Sep 27 2009, 12:58

[DmitryR]

DDR тоже бесплатный.

[brag]

FREE with Quartus® II Subscription Edition software

которая стоит денег

[VslavX]

та сборки я не буду ставить. поставлю обычные 0402

Сборки можно оптом и в розницу в ELFA заказать - для опытных плат сам там покупал - реально.

[brag]

они там такие здоровенные...

[VslavX]

они там такие здоровенные...

Вы внимательно смотрели? Те сборки, которые 1206Y - одна заменяет четыре резистора 0402 и руками паяется намного легче и быстрее чем отдельные резисторы 0402, и места на плате занимает меньше. Еще пробовал сборки с шагом 0.5мм (покупалось давно и не в elfa) - вот там с ручной пайкой изрядно намучался.

[brag]

sорри, не туда посмотрел...
номиналы нужные есть, попробую..цена нормальная

[torik]

Видно там что-то не так легло, ибо я шину 100 МГц 3.3 вольта делал еще на Spartan-3 (который 90 nm против 65 nm Cyclone III), причем не использовал DCI и не ставил резисторы.

Дык как раз из-за 65nm циклон3 не очень "любит" 3.3В.
Уже при питании 3.0В, частоты "не режутся".

Я циклон3 сейчас не использую как раз, чтобы не получить проблем с 3.3В (все остальные компоненты 3.3В). Использую циклон2.
У кого циклон 3 с питанием 3.3В и памятью SDRAM, пусть поставят эксперимент

[brag]

я 3в тоже буду давать, или даже 2,7-2.8 благо, компоненты поддерживают.
циклон 3 взял из за его привлекательной цены и нормальной доставаемости.

[DmitryR]

Дык как раз из-за 65nm циклон3 не очень "любит" 3.3В.
Уже при питании 3.0В, частоты "не режутся".

Я не знаю, что там у вас "не режется", у нас был сделан дизайн на нем в корпусе на 780 ног, причем половина работала на 3.3 на на частотах до 120 МГц с резисторами только в клоках, а оставшаяся половина - на DDR2 без резисторов и на LVDS 270 МГц DDR. А еще на пол-платы был аналоговый приемник с микрополосковыми фильтрами прямо на плате, и все это работало безо всяких сложностей и наводок.

[Kuzmi4]

У кого циклон 3 с питанием 3.3В и памятью SDRAM, пусть поставят эксперимент

Мне аж самому интересно стало, поковырялся с SoPC - нашёл там контроллер этот - на неделе соберу какой нибудь дизайн - отпишусь, потому как что-то слабо верится что падение частотки связано именно с 3.3 вольтами

Да и принципиальная разница какая между запиткой банков 3-го циклона от 3 вольт и 3.3 вольт ??

[DmitryR]

Да и принципиальная разница какая между запиткой банков 3-го циклона от 3 вольт и 3.3 вольт ??

Принципиальная разница - в ограничении овершутов. Однако это не спасает от необходимости качественно разводить, так как не спасает от андершутов, поэтому я лично выгоды не вижу. Правда, для трех вольт ровно в отличии от 3.3 можно ставить drive strength 12 и 16, что может помочь сделать быстрый дизайн, но на практике как раз наоборот, меньший ток дает лучшие результаты, хоть и немного подзаваленные фронты.

[Kuzmi4]

Принципиальная разница - в ограничении овершутов. Однако это не спасает от необходимости качественно разводить, так как не спасает от андершутов, поэтому я лично выгоды не вижу.

С этим то всё понятно, я про влияние запитки на скорость дизайна, я пока какой то логической связи не вижу

[DmitryR]

Логическая связь заключается в том, что в медленной линии даже если есть небольшой звон, то он успокоится к следующему фронту, и если абсолютное значение овершута не выходит за паспортно-допустимое, то все работает. А в бытрой линии при наличии звона следующий фронт приходит до того, как линия отзвенела от предыдущего, и все обычно ломается. Наглядно это можно посмотреть, взяв в HyperLynx драйвер того же Cyclone III на 3.3 и погонять его на 200-300 МГц даже на более-менее согласованной линии.

[Kuzmi4]

2 DmitryR - то что вы расказываете - это же связь поведения линии со скоростью переключения сигналов а не с их уровнем..
Разница между 3В и 3.3В на сколько я понял лишь в том, что на 3 вольтах можно есчё Drive Strength выбирать, что естественно влияет на скорость сигналов, но ведь 12 мА от 16 мА не сильно отличаются , то есть кардинально погоды это не сделает..
Или там кардинально драйвера отличается для 3В и 3.3В ??

Я понимаю что взяв в HyperLynx драйвер Cyclone 3 на 3.3В и погоняв его на сотнях МГц я всё увижу, но хочется не быть поставленным перед фактом, а знать почему так..

[brag]

2 DmitryR - то что вы расказываете - это же связь поведения линии со скоростью переключения сигналов а не с их уровнем..
Разница между 3В и 3.3В на сколько я понял лишь в том, что на 3 вольтах можно есчё Drive Strength выбирать, что естественно влияет на скорость сигналов, но ведь 12 мА от 16 мА не сильно отличаются , то есть кардинально погоды это не сделает..
Или там кардинально драйвера отличается для 3В и 3.3В ??

Я понимаю что взяв в HyperLynx драйвер Cyclone 3 на 3.3В и погоняв его на сотнях МГц я всё увижу, но хочется не быть поставленным перед фактом, а знать почему так..

0.3 вольта - это большая разница. можно и без гиперлинкс, промоделируйте в ltspicе импульс 3в и 3.3в с полседоватлельной катушкой и каким-то резистором на землю - вы увидити, как отличается овершут.

я вообще буду все запитывать от 2.7-2.8в, да бы по-меньше возистся с дизайном платы

[COMA]

brag,

А если попробовать разместить микросхему памяти на обратной стороне под FPGA? Соединения получатся почти точка-точка.
У меня похожий проект - EP3C25Q240C8N + 64Mbx16 DDR SDRAM.

[torik]

Столько разговоров про DDR память, что я тоже захотел такую. Прочитал хандбук и некоторые апноты. Остановимся на корпусе PQFP-240, для многих удобно и дешево за счет ручного монтажа. Для подключения 16-бит DDR2/DDR придется использовать top и bottom банки ПЛИС (как самые быстрые), т.к. сверху и снизу ПЛИС по одной группе по 8 бит. На каждые 8 бит памяти нужны по одному сигналу DQS, DM. А зачем аж по 6 с каждой стороны? Возникает вопрос:
- можно ли из 6-и DQS и DM использовать один любой? Иными словами... top - это банки 7 и 8, в каждом из них по 4 DQ для DDR (т.е. задействованы оба банка). С другой стороны, банк 7 - это DQS1,3,5, банк 8 - DQS0,2,4. Все равно какой из них задействовать?

Если можно, то действительно может получиться:

А если попробовать разместить микросхему памяти на обратной стороне под FPGA? Соединения получатся почти точка-точка.
У меня похожий проект - EP3C25Q240C8N + 64Mbx16 DDR SDRAM.

ноги A0...A12, RAS, CAS, BA0,1, CKE вроде бы можно на любые IO?

[COMA]

- можно ли из 6-и DQS и DM использовать один любой? Иными словами... top - это банки 7 и 8, в каждом из них по 4 DQ для DDR (т.е. задействованы оба банка). С другой стороны, банк 7 - это DQS1,3,5, банк 8 - DQS0,2,4. Все равно какой из них задействовать?

Если можно, то действительно может получиться:
ноги A0...A12, RAS, CAS, BA0,1, CKE вроде бы можно на любые IO?

Если использовать верхний и нижний банк, то DQS DM и DQ использовать любые не получится.
Они собраны в группы по 10 выводов: 8 DQ + DQS + DM.

[torik]

Т.е. группе DQ5B соответсвуют сигналы DQS5B и DM5B? Но тогда:

А зачем аж по 6 с каждой стороны?

?

Где это вообще написано, что-то я упустил...

[COMA]

В хандбуке на 3-й циклон на стр.198 "Cyclone III Memory Interfaces Pin Support" можно почитать про группы.
Также квартус ругается при компиляции, если задействовать не те DQS и DQM

[brag]

brag,

А если попробовать разместить микросхему памяти на обратной стороне под FPGA? Соединения получатся почти точка-точка.
У меня похожий проект - EP3C25Q240C8N + 64Mbx16 DDR SDRAM.

я тоже об этом думал...сколько слоев плата? если 4 слоя, то обычно волновое сопротивление bottom/power какое-попало.
хотя,если проводники очень короткие, то это не важно.
но пока заюзаю SDRAM. DDR в следующем проекте или в следующей ревизии этого проекта. мож к тому времени и насобираю денег на платы в Китае - влеплю BGA.

Столько разговоров про DDR память, что я тоже захотел такую. Прочитал хандбук и некоторые апноты. Остановимся на корпусе PQFP-240, для многих удобно и дешево за счет ручного монтажа. Для подключения 16-бит DDR2/DDR придется использовать top и bottom банки ПЛИС (как самые быстрые), т.к. сверху и снизу ПЛИС по одной группе по 8 бит. На каждые 8 бит памяти нужны по одному сигналу DQS, DM. А зачем аж по 6 с каждой стороны?
Возникает вопрос:
- можно ли из 6-и DQS и DM использовать один любой? Иными словами... top - это банки 7 и 8, в каждом из них по 4 DQ для DDR (т.е. задействованы оба банка). С другой стороны, банк 7 - это DQS1,3,5, банк 8 - DQS0,2,4. Все равно какой из них задействовать?

если вы внимательно посмотрите,то некоторые DQS-пины относятся не к той DQ-группе, к которой относятся остальные DQ-пины, а в документе написано, что DQS пины надо брать из той же DQ-группы, что и DQ/DM - пины.
просто пинауты(таблицы) общие для разных корпусов.

ноги A0...A12, RAS, CAS, BA0,1, CKE вроде бы можно на любые IO?

любые, только чтобы по частоте устроили. рекомендуют из тех же сторон, что и DQ/DM/DQS.

[DmitryR]

то обычно волновое сопротивление bottom/power какое-попало.

Это с какого это перепуга оно какое попало? Даже если вы не уточнике стек слоев изготовителю, то он сделает межслойное расстояние равномерное, и зная толщину платы и толщину меди можно легко расчитать сопротивление. Но даже если ничего не расчитывать, то у bottom сопротивление такое же, как у top - они же зеркальны.

[brag]

Это с какого это перепуга оно какое попало? Даже если вы не уточнике стек слоев изготовителю, то он сделает межслойное расстояние равномерное, и зная толщину платы и толщину меди можно легко расчитать сопротивление. Но даже если ничего не расчитывать, то у bottom сопротивление такое же, как у top - они же зеркальны.

какое попало, я имел в виду, что его обычно не расчитываю..
если есть толщина платы и нужно выдержать сопротивление TOP-GND-PWR, то bottom В пролете.
[attachment=36965:Untitled_1.gif]

[DmitryR]

Обычно все-таки выдерживают сопротивление top и bottom, потому что нет смысла выдерживать сопротивление прямоугольников из меди. Если же вам надо четыре слоя с выдержанным сопротивлением - то необходимо делать даже не шесть, а восемь слоев. В плейнах конечно можно проводник-другой провести аккуратно, но не те сигналы, которые трубуют выдержанного сопротивления.

[brag]

Обычно все-таки выдерживают сопротивление top и bottom, потому что нет смысла выдерживать сопротивление прямоугольников из меди. Если же вам надо четыре слоя с выдержанным сопротивлением - то необходимо делать даже не шесть, а восемь слоев. В плейнах конечно можно проводник-другой провести аккуратно, но не те сигналы, которые трубуют выдержанного сопротивления.

а как выдержать сопротивление bottom, относительно земли? над ним же план питания, и часто порезанный, особенно в случаи fpga, где надо несколько питаний.
явно шестислойкой пахнет

еще пробовал присобачить DDR 16bit в quartus-e к ep3c10e144, матерится, что сильно много out/io ног заюзано на 12 ног идущих подряд.
попытаюсь еще, уберу DM,.., хочется более элегантный корпус, чем qfp240

[barabek]

еще пробовал присобачить DDR 16bit в quartus-e к ep3c10e144, матерится, что сильно много out/io ног заюзано на 12 ног идущих подряд.
попытаюсь еще, уберу DM,.., хочется более элегантный корпус, чем qfp240

К сожалению сам сейчас проверить не могу. Но помню что на меня quartus как-то так тоже ругался. Даже на родном ките от альтеры. Нужно было объеденить io DQ в output enable group. У Вас не тоже самое?

[brag]

К сожалению сам сейчас проверить не могу. Но помню что на меня quartus как-то так тоже ругался. Даже на родном ките от альтеры. Нужно было объеденить io DQ в output enable group. У Вас не тоже самое?

мне такое писало

Error: Too many output and bidirectional pins per VCCIO and ground pair in I/O bank 4 when the VREF pin 65 (VREFGROUP_B4_N0) is used on device EP3C10E144C8 -- no more than 5 output/bidirectional pins within 12 consecutive pads are allowed when the voltage reference pins are driving in, but there are potentially 6 pins driving out
Info: Location 64 (pad PAD_89): Pin ddr_a[8] of type output uses SSTL-2 Class I I/O standard
Info: Location 69 (pad PAD_97): Pin ddr_a[7] of type output uses SSTL-2 Class I I/O standard
Info: Location 70 (pad PAD_98): Pin ddr_a[6] of type output uses SSTL-2 Class I I/O standard
Info: Location 71 (pad PAD_99): Pin ddr_a[5] of type output uses SSTL-2 Class I I/O standard
Info: Location 72 (pad PAD_100): Pin ddr_a[4] of type output uses SSTL-2 Class I I/O standard
Info: Following 1 pins have the same output enable group -10: 1 pins require VREF pin and 1 pins could be output
Info: Location 67 (pad PAD_94): Pin ddr_dq[8] of type bi-directional uses SSTL-2 Class I I/O standard
Info: Following 12 location(s) shared the same VCCIO and ground pair, and 6 pin(s) are placed
Info: Location 64 (pad PAD_89): Pin ddr_a[8] of type output uses SSTL-2 Class I I/O standard
Info: Location 65 (pad PAD_90): unused
Info: Location (pad PAD_91): unused
Info: Location (pad PAD_92): unused
Info: Location 66 (pad PAD_93): unused
Info: Location 67 (pad PAD_94): Pin ddr_dq[8] of type bi-directional uses SSTL-2 Class I I/O standard
Info: Location (pad PAD_95): unused
Info: Location 68 (pad PAD_96): unused
Info: Location 69 (pad PAD_97): Pin ddr_a[7] of type output uses SSTL-2 Class I I/O standard
Info: Location 70 (pad PAD_98): Pin ddr_a[6] of type output uses SSTL-2 Class I I/O standard
Info: Location 71 (pad PAD_99): Pin ddr_a[5] of type output uses SSTL-2 Class I I/O standard
Info: Location 72 (pad PAD_100): Pin ddr_a[4] of type output uses SSTL-2 Class I I/O standard

[brag]

втулил таки. раскидал по 5 out/io пинов на каждую vccio/gnd пару.
DM пины туда-же влезли, как не странно, шестыми . но я их активно драйвить не буду - буду кешировать. мож вообще на землю посажу.
кому надо - цепляю tcl-файлик для EP3C10E144C8N + ddr 16bit
[attachment=36999:bragosc.zip]

Сообщение отредактировал brag - Oct 5 2009, 16:12

[COMA]

матерится, что сильно много out/io ног заюзано на 12 ног идущих подряд.

Та же беда.

У меня на EP3C25Q240C8N кроме памяти еще Compact Flash и ethernet. Никак не могу раскидать.

Кстати, а как квартус считает 12 ног? Откуда и докуда?

P.S. Может создадим референс дизайн правильной разводки DDR SDRAM на 4-6 слоях? Сам собираюсь рисовать в Expedition PCB (лицензионный).

[brag]

12 ног хз, нікакой закономерности не вловил, но понял я одно: на одну VCCIO/GND группу влазит не более 5 io или out ног.
но почему-то на 6-ю ногу он матерится не на всех банках... но это все в случаи, если там есть io с опорным напряжением.

compact flash и ether - да, выводов много, но вместить можно, думаю.

я сделаю ref-дизайн, когда отлажу..под qfp144 хочу...правда рисую я w pads.
только он будет в силу моих возможностей - плата по-проще, без всяких bga и micro-via.

[des00]

12 ног хз, нікакой закономерности не вловил, но понял я одно: на одну VCCIO/GND группу влазит не более 5 io или out ног.

может это поможет

7. Cyclone III Device I/O Feature -> DDR/DDR2 and QDRII Pads

For dedicated DQ and DQS pads on a DDR interface, DQ pads must be on the same side of the I/O
banks as DQS pads. With the DDR and DDR2 memory interfaces, a maximum of five DQ pads are
supported per 12 consecutive pads in column banks or 14 consecutive pads in row banks. No other
I/O can be placed within the same consecutive pads where DQ pads are located, except DDR/DDR2
pins.

[COMA]

except DDR/DDR2 pins.

Ругается на адресные линии.

Может дело в этом:


[attachment=37012:pins.PNG]

[DmitryR]

а как выдержать сопротивление bottom, относительно земли? над ним же план питания, и часто порезанный

Токам высокой частоты, для правильного прохождения которых и выдерживают обычно сопротивление нет разницы, земля или питание - они по ВЧ под одним потенциалом. А что он порезан - правильно, надо следить, чтобы на bottom важные сигналы не пересекали границу полигона. Но конечно шесть слоев сделать лучше.

[brag]

Ругается на адресные линии.

Может дело в этом:


[attachment=37012:pins.PNG]

я бы не стал это менять, тк потом могут посыпатся глюки.. если в документации написано, то лучше уж как-то это соблюдать

Токам высокой частоты, для правильного прохождения которых и выдерживают обычно сопротивление нет разницы, земля или питание - они по ВЧ под одним потенциалом. А что он порезан - правильно, надо следить, чтобы на bottom важные сигналы не пересекали границу полигона. Но конечно шесть слоев сделать лучше.

спасибо! тогда все становится еще проще...
будет такой стекап[attachment=37014:stack.gif]

а пустое место на top/bot лучше залить полигонами и прошить (пострадает слой питания из за дырок) или оставить пустыми?

Сообщение отредактировал brag - Oct 6 2009, 08:59

[DmitryR]

Залить можно, прошивать необязательно.

[brag]

а петель тогда не будет земляных? и не будет ли полигон антенной, подключенной к земле?
и еще по платам - в кого-то был положительный опыт разводки any angle для hi-speed?

[Kuzmi4]

2 brag - на счёт сплошной металлизации - встречал как то обсуждение ПП - mixed/сотня мегагерц, суть в обсчем была в том , там что-то с уровнем шумов ужасно просто было. В обсчем когда сняли все заливки с топа и боттома и остались голые проводники - всё вдруг заработало как надо. Хотя чаще встречал что заливка наоборот помогает ну или не мешает, по крайнеё мере.
Хотя конечно её можно как то хитро сделать - умельцев у нас хватает
В обсчем тут ICX в помощь - он всё могЁт!

[COMA]

я бы не стал это менять, так потом могут посыпаться глюки.. если в документации написано, то лучше уж как-то это соблюдать

Я не собираюсь ничего менять. Если ограничивают, значит так надо

P.S. Разместил 64 Mbx16 DDR SDARM + Ethernet + Compact Flash + UART + 1 LED + 14 IO для своих целей в EP3C25Q240C8N

[brag]

Залить можно, прошивать необязательно.

2 brag - на счёт сплошной металлизации - встречал как то обсуждение ПП - mixed/сотня мегагерц, суть в обсчем была в том , там что-то с уровнем шумов ужасно просто было. В обсчем когда сняли все заливки с топа и боттома и остались голые проводники - всё вдруг заработало как надо. Хотя чаще встречал что заливка наоборот помогает ну или не мешает, по крайнеё мере.
Хотя конечно её можно как то хитро сделать - умельцев у нас хватает
В обсчем тут ICX в помощь - он всё могЁт!

для двуслоек заливка обязательна+прошивка. для 4, думаю, лучше оставить пустым.
icx-ом не владею. hyperlynx тоже сойдет, хотя он с заливками не очень..

Я не собираюсь ничего менять. Если ограничивают, значит так надо

P.S. Разместил 64 Mbx16 DDR SDARM + Ethernet + Compact Flash + UART + 1 LED + 14 IO для своих целей в EP3C25Q240C8N

я тож влепил все, что надо в 144ногий корпус. свободных осталось пару пинов

а с any angle никто не делал вч-дизайна? я делал до 100мгц, работало нормально. разводить удобнее и места занимает меньше. + меньше параллельных трасс - думаю, для вч это полезно

Сообщение отредактировал brag - Oct 6 2009, 12:11

[torik]

any angle

А чё это такое? Если это разводка под углами, отличающимися от 45 градусов, то думаю без разницы (можно более подробно прочитать в разделе ПП), ведь частоты не 500 МГц.

На одной плате у меня все сделано скругленными проводниками, работает нормально. SDRAM 32бит ради интереса пробовал раскочегарить даже до 200 МГц... Главное - выравнивание длин.

[brag]

А чё это такое? Если это разводка под углами, отличающимися от 45 градусов, то думаю без разницы (можно более подробно прочитать в разделе ПП), ведь частоты не 500 МГц.

да, под любым углом, но большим или равным 45 градусов. на оборот для ВЧ должно помочь, тк меньше параллельных трасс.

На одной плате у меня все сделано скругленными проводниками, работает нормально. SDRAM 32бит ради интереса пробовал раскочегарить даже до 200 МГц... Главное - выравнивание длин.

выравнивание с каким допуском?
выравнивание - большая проблемма на 2/4слойных платах уменьшенного размера, еще и с qfp/so- корпусами

[torik]

выравнивание с каким допуском?

Да всего-лишь пару мм, не точнее. Этого оказалось достаточно. Ну и места такие выровненные шины будут много занимать...

На другой плате, 4-ёх слойной, у меня тоже используется TQFP-208 ПЛИС + TSOP2 SDRAM 16 бит. Точным выравниванием не занимался, т.к. ограничения по размеру платы. Но есть более-менее выход: расположил ПЛИС под углом 45 относительно памяти. Затем под микросхемой памяти провел провода от дальнего края микросхемы до "угловых" контактов ПЛИС. Ближние к ПЛИС контакты памяти провел к более удаленным контактам ПЛИС. Получилось некое подобие выравнивания...

[brag]

Да всего-лишь пару мм, не точнее. Этого оказалось достаточно. Ну и места такие выровненные шины будут много занимать...

пару мм, это 100-200мил, достаточно точное выравнивание

На другой плате, 4-ёх слойной, у меня тоже используется TQFP-208 ПЛИС + TSOP2 SDRAM 16 бит. Точным выравниванием не занимался, т.к. ограничения по размеру платы. Но есть более-менее выход: расположил ПЛИС под углом 45 относительно памяти. Затем под микросхемой памяти провел провода от дальнего края микросхемы до "угловых" контактов ПЛИС. Ближние к ПЛИС контакты памяти провел к более удаленным контактам ПЛИС. Получилось некое подобие выравнивания...

я тоже так стараюсь делать, но с sdram особо не запариваюсь, особенно,если она на 100мгц пахает. с ddr все куда более строго - DQ/DQS работают на удвоенной частоте clk...

единственное, что я делаю для sdram - ставлю в правилах макс. задержку в 1/4 периода и потом делаю DRC. если гте-то больше, то пытаюсь просто укоротить трасу и клок делаю длиннее всех и длину cke подгоняю под него с допуском около 100міл.
думаю, для ddr должно прокатить, но еще покурю hyperlynx