Stratix V Опции

[des333]

Сабж...

http://www.altera.com/corporate/news_room/...?f=hp&k=wn1

[des00]

With the variable-precision DSP block, the Stratix V FPGA can support–on a block-by-block basis–various precisions ranging from 9-bit x 9-bit up to single-precision floating point (mantissa multiplication) within a single DSP block. This frees you from FPGA architecture restrictions, allowing you to use the optimum precision at each stage of the DSP datapath. You'll also benefit from increased system performance, reduced power consumption, and reduced architectural constraints.

ну что тут можно сказать, ХОЧУ !!!! %)

[DmitryR]

На самом деле прочитав доступный handbook я ничего революционного там не нашел:

Multiplier Size DSP Block Resources Expected Usage
9×9 bit 1/3 of Variable Precision DSP Block
18×18 bit 1/2 of Variable Precision DSP Block
27×27 bit 1 Variable Precision DSP Block
36×36 bit 2 Variable Precision DSP Block
54×54 bit 4 Variable Precision DSP Block

IMHO то же самое, только другими словами.

[bogaev_roman]

Интересно, когда он у нас доступен будет, через годик?
Да и данных пока очень мало по новому семейству, о максимальной тактовой частоте вообще ничего не сказано...

[dmitry-tomsk]

ну что тут можно сказать, ХОЧУ !!!! %)

Ну и зачем floating point в ПЛИС? Надо хотеть spartan-6 с 200 умножителями (одного на 30 модемов хватит!) и встроенным pcie всего за 40$

[des00]

Да и данных пока очень мало по новому семейству, о максимальной тактовой частоте вообще ничего не сказано...

600 МГц для ДСП блоков %)

Ну и зачем floating point в ПЛИС? Надо хотеть spartan-6 с 200 умножителями (одного на 30 модемов хватит!) и встроенным pcie всего за 40$

неа, для полноценного модема надо где то под 500 умножителей (250 в приемнике и столько же в передатчике %)) и это если зажиматься, а вот если развернуться и сделать FSE-DFE 32/4 да еще и для полосы в 112/224 МГц.......

а флоат поинт очень хорошо ложиться для эквалайзеров, особенно для нелинейных эквалайзеров, где при возведении в степень лихо растет требуемая разрядность

[bogaev_roman]

600 МГц для ДСП блоков %)

Ну не слишком сильно отличается от лучшей четверки там 550 для умножителя 18*18 было или эта цифра для умножителя и сумматора с обратной связью? Если так, то не могди бы ссылочку кинуть, а то не смог найти

Ну и зачем floating point в ПЛИС? Надо хотеть spartan-6 с 200 умножителями (одного на 30 модемов хватит!) и встроенным pcie всего за 40$ smile.gif

Это смотря для каких приложений ПЛИС использовать, я вот маршрутизаторы делаю и мне Ваши умножители, только мешают при разводке, ибо переход через них большой кровью дается

[des00]

Ну не слишком сильно отличается от лучшей четверки там 550 для умножителя 18*18 было или эта цифра для умножителя и сумматора с обратной связью? Если так, то не могди бы ссылочку кинуть, а то не смог найти

что то я тоже потерял это место, но думаю что цифра будет где то 600МГц, выше не пойдут %)

The MLABs are optimized to implement filter delay lines, small FIFO buffers, and shift registers with maximum performance of 600-MHz clock speeds

я вот маршрутизаторы делаю и мне Ваши умножители, только мешают при разводке, ибо переход через них большой кровью дается

на единицу умножаете и триггер на выход. 18 канальный сквозной буфер %)

[bogaev_roman]

на единицу умножаете и триггер на выход. 18 канальный сквозной буфер %)

Да это понятно, просто любой переход через DSP блок на высокой частоте дает задержку в один такт, чего не хочется.

The MLABs are optimized to implement filter delay lines, small FIFO buffers, and shift registers with maximum performance of 600-MHz clock speeds

О, вот это уже круто! Спасибо.

[sabaka]

Интересно, когда он у нас доступен будет, через годик?

имхо, через годик он будет доступен только для любимых жён Альтеры, а полная линейка, да для простых смертных - еще через годик =)

[Maverick]

имхо, через годик он будет доступен только для любимых жён Альтеры, а полная линейка, да для простых смертных - еще через годик =)

прикольно.
P.S. Прямая конкуренция - Virtex 6 и Spartan 6 фирмы Xilinx

[Builder]

прикольно.
P.S. Прямая конкуренция - Virtex 6 и Spartan 6 фирмы Xilinx

Да вроде как не совсем так должно быть. Cтратикc 5-й то по более тонким нормам будет сделан, 28 нм...
Альтера что-то в HI-end микрухо вдарилась, циклоны с максами как-то совсем забросили...

[dvladim]

На самом деле прочитав доступный handbook я ничего революционного там не нашел:

Хм, а я вот нашел.
Во-первых: они сделали fractional PLL. Интересно насколько это востребованно?
Во-вторых: они избавились от блоков памяти по 144к и перешли на блоки одного типа - 20к.
И в третьих: DSP блоки и блоки памяти стоят рядом друг с другом. Это действительно эффективно или так, шаг наугад?

[VladimirB]

Хм, а я вот нашел.
Во-первых: они сделали fractional PLL. Интересно насколько это востребованно?
Во-вторых: они избавились от блоков памяти по 144к и перешли на блоки одного типа - 20к.
И в третьих: DSP блоки и блоки памяти стоят рядом друг с другом. Это действительно эффективно или так, шаг наугад?

Насчёт равномерной структуры блоков памяти, это они у Хилых скопировали.
Помню когда присматривались к 3-м стратиксам - эти 144К блоки как кость в горле стояли - толком в задачах ЦОС не поиспользуешь и половина памяти на кристалле пропадает.
Странный только размер какой-то 20К у них чего организация 2Kх10 ? Два бита для ECC?

[des00]

Насчёт равномерной структуры блоков памяти, это они у Хилых скопировали.

под цосников затачиваются, многотактная/мультирэйт обработка

Странный только размер какой-то 20К у них чего организация 2Kх10 ? Два бита для ECC?

M20K (20,480 Bits)
512Ч40
1KЧ20
2KЧ10
4KЧ5
8KЧ2
16KЧ1

UPD. Может теперь у них дойдут руки до maxIII и нормального cyclone5 %)

[DmitryR]

Во-первых: они сделали fractional PLL. Интересно насколько это востребованно?

Иногда в ЦОС это бывает удобно, например когда входной пакет размером 3786 бит распаковывается фиксированно в 2118 бит. И имеея fPLL можно весь datapath сделать без data valid.

И в третьих: DSP блоки и блоки памяти стоят рядом друг с другом. Это действительно эффективно или так, шаг наугад?

Это позволяет ускорить мелкие петли, когда между DSP и памятью мало обрабатывающей логики.

[CaPpuCcino]

28-нм. что-то мне подсказывает, что переходить на него будут долго.

[VladimirB]

28-нм. что-то мне подсказывает, что переходить на него будут долго.

У Xilinx переход на 40nm занял 1год.
Virtex6 год назад анонсировали, и они уже свободно продаются.
(мы месяц назад уже заказали пару-тройку X6VLX240 в промышленном температурном диапазоне).

[Builder]

У Xilinx переход на 40nm занял 1год.
Virtex6 год назад анонсировали, и они уже свободно продаются.
(мы месяц назад уже заказали пару-тройку X6VLX240 в промышленном температурном диапазоне).

Тут ещё много будет зависить от успехов TSMC's, на заводах которого Альтера делает чипы.
Если у них будут проблемы - будут задержки и у альтеры, не будет проблем - и альтера всё шустро выпустит в серию.

[CaPpuCcino]

Тут ещё много будет зависить от успехов TSMC's, на заводах которого Альтера делает чипы.

вот-вот. здесь-то как раз "собака и порылась". TSMC долго динамил nVidia с переходом на 40 с архитектурой Fermi (кажись ATI тоже с ними влипли). Сейчас GPU наконец-то запустили(с задержкой на полтора года кажись), а вот Tesla на Fermi обещают только в 3 квартале(там частота на FP в 2 раза выше). Значит что-то неладное. Да и то что выпустили жрёт немерено(наверное где-то течь).

[dvladim]

Помню когда присматривались к 3-м стратиксам - эти 144К блоки как кость в горле стояли - толком в задачах ЦОС не поиспользуешь и половина памяти на кристалле пропадает.

А из-за чего не использовались-то? Длинна излишняя или ширина нужна другая? И как лучше: иметь блоки по 18к или вдвое больше по 9к?

Иногда в ЦОС это бывает удобно, например когда входной пакет размером 3786 бит распаковывается фиксированно в 2118 бит. И имеея fPLL можно весь datapath сделать без data valid.

А джиттер мешать не будет? Если делать без data valid, то клоки должны совпадать и по частоте и по фазе, а иначе придется делать с FIFO.

Это позволяет ускорить мелкие петли, когда между DSP и памятью мало обрабатывающей логики.

А такое часто встречается? Просто все схемы до этого были построены по другому: память и DSP были разделены логикой.

И, кстати, какой смысл в такой разрядности памяти (4k*5, 2k*10)? Зачем еще бит добавили?

[des00]

А такое часто встречается? Просто все схемы до этого были построены по другому: память и DSP были разделены логикой.

мультирэйт фильры, фильтры на МАС ячейках при разной симольной/тактовой. Это еще в виртексе втором было, если мне память не изменяет.

[DmitryR]

А джиттер мешать не будет?

В цифровой схеме джиттер не мешает. У Xilinx на CLKFX DCM джиттер бывает в многие сотни пикосекунд например.

Если делать без data valid, то клоки должны совпадать и по частоте и по фазе, а иначе придется делать с FIFO.

FIFO делать придется, а data valid - нет.

А такое часто встречается? Просто все схемы до этого были построены по другому: память и DSP были разделены логикой.

Это без разницы: логику можно в петле переместить при желании куда угодно, и софт современный даже делает это отчасти автоматически. Почитайте например как register retiming работает.

И, кстати, какой смысл в такой разрядности памяти (4k*5, 2k*10)? Зачем еще бит добавили?

Лучше ложится ECC коротких слов.

[dvladim]

FIFO делать придется, а data valid - нет.

Не обойдетесь. Выход fifo_empty фактически и есть data valid.

Это без разницы: логику можно в петле переместить при желании куда угодно, и софт современный даже делает это отчасти автоматически. Почитайте например как register retiming работает.

register retiming попроще чем блоки памяти туда сюда таскать.

Лучше ложится ECC коротких слов.

Скорее уж для четности. Для ECC нужно 8 бит на 64-х битное слово и чем меньше слово, тем больше избыточность.

[DmitryR]

register retiming попроще чем блоки памяти туда сюда таскать.

Память представляет с точки зрения RTL из себя много регистров с широким мультиплексором, так что это все равно.

Скорее уж для четности. Для ECC нужно 8 бит на 64-х битное слово и чем меньше слово, тем больше избыточность.

Четность как раз всегда занимает 1 бит.

[des00]

Тут ещё много будет зависить от успехов TSMC's, на заводах которого Альтера делает чипы.
Если у них будут проблемы - будут задержки и у альтеры, не будет проблем - и альтера всё шустро выпустит в серию.

а может быть ну его TSMC ?

Партнером AMD по выпуску графических процессоров нового поколения будет GlobalFoundries, а не тайваньские контрактные производители, утверждает источник. Предполагается, что смена производителя произойдет при переходе на новые технологические нормы. Как известно, сейчас чипы для графических процессоров AMD по 40-нанометровой технологии производит TSMC. Следующим шагом для отрасли станет использование норм 28 нм. Ожидается, что к моменту, когда необходимо будет начать выпуск новых графических процессоров, GlobalFoundries освоит производство по технологии HKMG с соблюдением норм 28 нм. Об этом недвусмысленно заявил глава AMD, Дирк Мейер (Dirk Meyer). Общаясь с аналитиками по случаю публикации результатов очередного квартала, он сказал: «Первое пересечение GPU AMD и GlobalFoundries состоится на 28 нм». Когда именно состоится это пересечение, пока сказано не было

не сошелся же свет клином на нем %)

[Builder]

а может быть ну его TSMC ?
не сошелся же свет клином на нем %)

Ну, я так думаю что если TSMC ещё облажается, то да, побегут от неё, кому нужны изделия на острие технологии.

[x736C]

600 МГц для ДСП блоков %)

неа, для полноценного модема надо где то под 500 умножителей (250 в приемнике и столько же в передатчике %)) и это если зажиматься, а вот если развернуться и сделать FSE-DFE 32/4 да еще и для полосы в 112/224 МГц.......

Наивный вопрос возник. Можно ли использовать вывод lvds в качестве сигма-дельта однобитного ЦАП? Не полнейший ли это треш? Мегагерц так на 600-700 DDS

Сообщение отредактировал x736C - Apr 27 2010, 22:44

[x736C]

Видимо, это слабо соотносится с реальностью.
Тем не менее нашел один документ.
IEEE: Taking advantage of LVDS input buffers to implement sigma-delta A/D converters in FPGAs

[Kuzmi4]

2 x736C
А выложить эту статью где нибудь можно ??

[x736C]

Именно эту статью я не нашел, доступа к ресурсу у меня нет. Но нашел почти тоже самое у Lattice.
http://www.latticesemi.com/documents/WP-Cr...A_Resources.pdf

Правда скорости там совсем небольшие. Видимо, при увеличении сильно падает разрешение и SNR.

[XVR]

2 x736C
А выложить эту статью где нибудь можно ??

http://rapidshare.com/files/381468694/01328388.pdf

[Koluchiy]

Щупал ли кто-нибудь уже эти девайсы (Stratix V)?
Или разбирался серьезно?

Интересует такая штука как Delta Sigma Modulator в PLLке - что это такое и что реально может и как с ней работать.
В документации оно присутствует на 1й картинке без какого-то сопроводительного текста.