With the variable-precision DSP block, the Stratix V FPGA can support–on a block-by-block basis–various precisions ranging from 9-bit x 9-bit up to single-precision floating point (mantissa multiplication) within a single DSP block. This frees you from FPGA architecture restrictions, allowing you to use the optimum precision at each stage of the DSP datapath. You'll also benefit from increased system performance, reduced power consumption, and reduced architectural constraints.

ну что тут можно сказать, ХОЧУ !!!! %)

Да и данных пока очень мало по новому семейству, о максимальной тактовой частоте вообще ничего не сказано...

Ну и зачем floating point в ПЛИС? Надо хотеть spartan-6 с 200 умножителями (одного на 30 модемов хватит!) и встроенным pcie всего за 40$

600 МГц для ДСП блоков %)

Ну и зачем floating point в ПЛИС? Надо хотеть spartan-6 с 200 умножителями (одного на 30 модемов хватит!) и встроенным pcie всего за 40$ smile.gif

Ну не слишком сильно отличается от лучшей четверки там 550 для умножителя 18*18 было или эта цифра для умножителя и сумматора с обратной связью? Если так, то не могди бы ссылочку кинуть, а то не смог найти

The MLABs are optimized to implement filter delay lines, small FIFO buffers, and shift registers with maximum performance of 600-MHz clock speeds

я вот маршрутизаторы делаю и мне Ваши умножители, только мешают при разводке, ибо переход через них большой кровью дается

на единицу умножаете и триггер на выход. 18 канальный сквозной буфер %)

The MLABs are optimized to implement filter delay lines, small FIFO buffers, and shift registers with maximum performance of 600-MHz clock speeds

Интересно, когда он у нас доступен будет, через годик?

имхо, через годик он будет доступен только для любимых жён Альтеры, а полная линейка, да для простых смертных - еще через годик =)

прикольно.
P.S. Прямая конкуренция - Virtex 6 и Spartan 6 фирмы Xilinx

На самом деле прочитав доступный handbook я ничего революционного там не нашел:

Хм, а я вот нашел.
Во-первых: они сделали fractional PLL. Интересно насколько это востребованно?
Во-вторых: они избавились от блоков памяти по 144к и перешли на блоки одного типа - 20к.
И в третьих: DSP блоки и блоки памяти стоят рядом друг с другом. Это действительно эффективно или так, шаг наугад?

Насчёт равномерной структуры блоков памяти, это они у Хилых скопировали.

Странный только размер какой-то 20К у них чего организация 2Kх10 ? Два бита для ECC?

M20K (20,480 Bits)
512Ч40
1KЧ20
2KЧ10
4KЧ5
8KЧ2
16KЧ1

Во-первых: они сделали fractional PLL. Интересно насколько это востребованно?

И в третьих: DSP блоки и блоки памяти стоят рядом друг с другом. Это действительно эффективно или так, шаг наугад?

28-нм. что-то мне подсказывает, что переходить на него будут долго.

У Xilinx переход на 40nm занял 1год.
Virtex6 год назад анонсировали, и они уже свободно продаются.
(мы месяц назад уже заказали пару-тройку X6VLX240 в промышленном температурном диапазоне).

Тут ещё много будет зависить от успехов TSMC's, на заводах которого Альтера делает чипы.

Помню когда присматривались к 3-м стратиксам - эти 144К блоки как кость в горле стояли - толком в задачах ЦОС не поиспользуешь и половина памяти на кристалле пропадает.

Иногда в ЦОС это бывает удобно, например когда входной пакет размером 3786 бит распаковывается фиксированно в 2118 бит. И имеея fPLL можно весь datapath сделать без data valid.

Это позволяет ускорить мелкие петли, когда между DSP и памятью мало обрабатывающей логики.

А такое часто встречается? Просто все схемы до этого были построены по другому: память и DSP были разделены логикой.

А джиттер мешать не будет?

Если делать без data valid, то клоки должны совпадать и по частоте и по фазе, а иначе придется делать с FIFO.

А такое часто встречается? Просто все схемы до этого были построены по другому: память и DSP были разделены логикой.

И, кстати, какой смысл в такой разрядности памяти (4k*5, 2k*10)? Зачем еще бит добавили?

FIFO делать придется, а data valid - нет.

Это без разницы: логику можно в петле переместить при желании куда угодно, и софт современный даже делает это отчасти автоматически. Почитайте например как register retiming работает.

Лучше ложится ECC коротких слов.

register retiming попроще чем блоки памяти туда сюда таскать.

Скорее уж для четности. Для ECC нужно 8 бит на 64-х битное слово и чем меньше слово, тем больше избыточность.

Тут ещё много будет зависить от успехов TSMC's, на заводах которого Альтера делает чипы.
Если у них будут проблемы - будут задержки и у альтеры, не будет проблем - и альтера всё шустро выпустит в серию.

Партнером AMD по выпуску графических процессоров нового поколения будет GlobalFoundries, а не тайваньские контрактные производители, утверждает источник. Предполагается, что смена производителя произойдет при переходе на новые технологические нормы. Как известно, сейчас чипы для графических процессоров AMD по 40-нанометровой технологии производит TSMC. Следующим шагом для отрасли станет использование норм 28 нм. Ожидается, что к моменту, когда необходимо будет начать выпуск новых графических процессоров, GlobalFoundries освоит производство по технологии HKMG с соблюдением норм 28 нм. Об этом недвусмысленно заявил глава AMD, Дирк Мейер (Dirk Meyer). Общаясь с аналитиками по случаю публикации результатов очередного квартала, он сказал: «Первое пересечение GPU AMD и GlobalFoundries состоится на 28 нм». Когда именно состоится это пересечение, пока сказано не было

а может быть ну его TSMC ?
не сошелся же свет клином на нем %)

600 МГц для ДСП блоков %)

неа, для полноценного модема надо где то под 500 умножителей (250 в приемнике и столько же в передатчике %)) и это если зажиматься, а вот если развернуться и сделать FSE-DFE 32/4 да еще и для полосы в 112/224 МГц.......

2 x736C
А выложить эту статью где нибудь можно ??