testbench Опции

[skyv]

Всем привет.
Есть проект в ISE и testbench на VHDL.
Проект моделирую в ModelSim.
Как одному или нескольким сигналам из
testbench задать состояния из файла?
Какова структура данных в подобных файлах?

Сообщение отредактировал skyv - Dec 23 2010, 07:59

[DmitryR]

О, работа с файлами на VHDL - это занятие для сильных духом. Лучше перепишите на Verilog. Для VHDL гуглите "std.textio".