Синхронность в FPGA Опции

[NOVY]

Всем добрый!
Написал проект на VHDL для XILINX Spartan3AN , Короче, осциллограф. Данные из АЦП передаются в ПК по ЮСБ . От ПК по ЮСБ принимаю параметры - кол-во точек, кол-во накоплений , развертку, задержку и т.д.. В принципе все работает, НО! Возникают проблеммы . Например, вывожу внутренний сигнал вовне чипа для тестирования - и все нарушается! ПОЧЕМУ ??? Наверное пишу криво.
Большинство сигналов асинхронны. Есть у меня клок. По какому-то асинхронному событию запускаю счетчик по клоку , формирую нужные сигналы , подаю далее , например суммирую , но все это не стробируется каким-нибудь одним клоком. Всюду слышу : "синхронность,синхронность и еще раз синхронность!" Вот такой единой синхронности у меня таки и нету! Помогите советом!

[Victor®]

Всем добрый!
Написал проект на VHDL для XILINX Spartan3AN , Короче, осциллограф. Данные из АЦП передаются в ПК по ЮСБ . От ПК по ЮСБ принимаю параметры - кол-во точек, кол-во накоплений , развертку, задержку и т.д.. В принципе все работает, НО! Возникают проблеммы . Например, вывожу внутренний сигнал вовне чипа для тестирования - и все нарушается! ПОЧЕМУ ??? Наверное пишу криво.
Большинство сигналов асинхронны. Есть у меня клок. По какому-то асинхронному событию запускаю счетчик по клоку , формирую нужные сигналы , подаю далее , например суммирую , но все это не стробируется каким-нибудь одним клоком. Всюду слышу : "синхронность,синхронность и еще раз синхронность!" Вот такой единой синхронности у меня таки и нету! Помогите советом!

Так, собственно, чтобы помочь - надо как минимум посмотреть, что Вы написали на VHDL.
Что касается синхронного проектирования...
Для начала посмотрите как работают синхронные счетчики, их структуру, особенно как формируются сигналы разрешения
для разрядов. И сравните с асинхронными. После этого Вам проясниться в каком направлении двигаться в своем проекте.

[SFx]

кажется в симплифае я видел галочку в настройках, которая вылечивает ваши проблемы. типа анализирует цепи, в которых асинхронность и добавляет триггеры для перехода, но уж как она в реальности работает - я незнаю)))

Причина редактирования: использование ненормативной лексики (c) des00

[NOVY]

Так, собственно, чтобы помочь - надо как минимум посмотреть, что Вы написали на VHDL.
Что касается синхронного проектирования...
Для начала посмотрите как работают синхронные счетчики, их структуру, особенно как формируются сигналы разрешения
для разрядов. И сравните с асинхронными. После этого Вам проясниться в каком направлении двигаться в своем проекте.

Вопрос.
Каким образом может влиять вывод на "копыто" чипа тестового сигнала, который учавствует ,например, в работе счетчика на работу самого счетчика ?

[SFx]

Вопрос.
Каким образом может влиять вывод на "копыто" чипа тестового сигнала, который учавствует ,например, в работе счетчика на работу самого счетчика ?

вывод на pin может менять работу стратегию работы оптимизации при синтезе, так и физическое местоположение триггера.

как то расказывали случай, что при выводе клока на определенную ножку проект не работал стабильно. оказалось что в этом случае DCM перемещался в другой конец кристалла, где видимо были какие то ЭМИ...

[NOVY]

вывод на pin может менять работу стратегию работы оптимизации при синтезе, так и физическое местоположение триггера.

как то расказывали случай, что при выводе клока на определенную ножку проект не работал стабильно. оказалось что в этом случае DCM перемещался в другой конец кристалла, где видимо были какие то ЭМИ...

DCM не использую, ползуюсь внешним клоком ... Но по сути, похоже происходит то же самое. Кстати, проблемы, связанные с разводкой, пока откланяю, т.к они возникали и на Starter Kit///

[VladimirB]

Вопрос.
Каким образом может влиять вывод на "копыто" чипа тестового сигнала, который учавствует ,например, в работе счетчика на работу самого счетчика ?

Если проект асинхронный - то временные ограничения не проверяются и всё полностью зависит от разводки Place&Route. Типа повезёт не повезёт. Вот вам "везёт" иногда, а иногда нет.
Чтобы везло всегда, нужно задавать констреинты и помаксиму синхронизировать проект.

P.S. помню мы тоже в детстве по глупости подключили 20 сантиметровыми шлейфами от Floppy дисковода АЦП ADC081000, разогнанный до тактовой частоты 1.5ГГц (2 потока по 750МБайт/c в DDR) на отладочной плате от National - к отладочной плате с Virtex4 VFX12. Передавали данные в RS-232 и в ПК, без всяких констреинтов, и даже клок с АЦП подавался на обычный пин с CLOCK DEDICATED ROUTE=false. Но всё работало и синус красивый на экране показывало.
Потом почитали литературу - поумнели, задали констреинты - они естественно не сошлись и синус развалился.

вот фото чудо девайса

[dde29]

внешний клок через PLL прогоняешь?

[NOVY]

Если проект асинхронный - то временные ограничения не проверяются и всё полностью зависит от разводки Place&Route. Типа повезёт не повезёт. Вот вам "везёт" иногда, а иногда нет.
Чтобы везло всегда, нужно задавать констреинты и помаксиму синхронизировать проект.

P.S. помню мы тоже в детстве по глупости подключили 20 сантиметровыми шлейфами от Floppy дисковода АЦП ADC081000, разогнанный до тактовой частоты 1.5ГГц (2 потока по 750МБайт/c в DDR) на отладочной плате от National - к отладочной плате с Virtex4 VFX12. Передавали данные в RS-232 и в ПК, без всяких констреинтов, и даже клок с АЦП подавался на обычный пин с CLOCK DEDICATED ROUTE=false. Но всё работало и синус красивый на экране показывало.
Потом почитали литературу - поумнели, задали констреинты - они естественно не сошлись и синус развалился.

вот фото чудо девайса

Спасибо за ответ! Проект в принципе и не собирается , пока в MAP Properties не поставишь галочку на Perform Timing-Driven Packing and Placement . CLOCK DEDICATED ROUTE=false также использовал, когда клоковый сигнал пришлось подать на обычный пин...
А вот ,к моему стыду, не знаю, что такое констреинты. Прошу не пинать, это мой первый проект на VHDL и FPGA ...

внешний клок через PLL прогоняешь?

Подаю просто на GCLK0 ... Этого недостаточно?

[Иван Панченко]

По какому-то асинхронному событию запускаю счетчик по клоку

Сформируйте из асинхронного сигнала запуска,синхронный -его и используйте для запуска счетчика

[NOVY]

Сформируйте из асинхронного сигнала запуска,синхронный -его и используйте для запуска счетчика

Пробовал (правда не все сигналы). Просто асинхронный сигнал подавал на Д вход Д-триггера, а его стробировал клоком...

[Иван Панченко]

Пробовал (правда не все сигналы). Просто асинхронный сигнал подавал на Д вход Д-триггера, а его стробировал клоком...

мой Вам совет, делайте так со всеми сигналами;-)

[Victor®]

мой Вам совет, делайте так со всеми сигналами;-)

...только на 2 последовательно соединенных DFF.

[NOVY]

...только на 2 последовательно соединенных DFF.

А можно пояснить???

А можно пояснить???

В чем необходимость 2 раза пропустить через Д-Триггер?

[iosifk]

А можно пояснить???


В чем необходимость 2 раза пропустить через Д-Триггер?

Я уже сам писать не буду, пусть теперь Виктор Вам напишет, где об этом написано подробно и на родном языке...

[Maverick]

А можно пояснить???


В чем необходимость 2 раза пропустить через Д-Триггер?

Для обеспечения стабильной синхронизации. Стандартный синхронизатор из 2-х последовательно соединенных триггеров - на первом может возникать метастабильность, второй ее убирает. Описание схемы примерно следующее:

Код

--stroba и strobb - стробы по фронту или спаданию сигнала input.
--Длительность stroba и strobb = 1 период CLK.

process(input, CLK, input_1)
begin
if (rising_edge(CLK)) then
input_1 <= input;
input_2 <= input_1;
end if;
end process;

stroba <= input_1 and (not input_2);
strobb <= (not input_2) and input_1;

Более подробно в Титце & Шенк Полупроводниковая схемотехника. 12-е изд. в 2-х т.
здесь том 1
здесь том 2

[Victor®]

Я уже сам писать не буду, пусть теперь Виктор Вам напишет, где об этом написано подробно и на родном языке...

А почитать об этом можно на сайте iosifk
http://iosifk.narod.ru/articles.html
"Краткий курс HDL-кодирования" Часть 11
"Краткий курс HDL-кодирования" Часть 12

[NOVY]

Я уже сам писать не буду, пусть теперь Виктор Вам напишет, где об этом написано подробно и на родном языке...

На литовском???
Пардон ! Какие-то глюки с нетом ! Всего не успел прочесть!

Сообщение отредактировал NOVY - Apr 21 2011, 11:17

[_Anatoliy]

Если Input асинхронный по отношению к clk то неверно.

[Maverick]

Если Input асинхронный по отношению к clk то неверно.

почему?

[iosifk]

А почитать об этом можно ....

Спасибо!

Кстати, вчера на Новой Электронике читали семинар по новым чипам Ксайлинкса. Я до конца не смог дослушать, т.к. убегал на самолет.
Но они обещают новый софт "Родин", который будет компилить проекты в несколько раз быстрее.
Проводили Силика и Инлайн и Макро... Так что буду просить у них материалы семинара. Если кто-то эти материалы найдет, то прошу выложить...

[_Anatoliy]

почему?

Почитайте по приведенным выше ссылкам определение базового синхронизатора.

[Maverick]

Почитайте по приведенным выше ссылкам определение базового синхронизатора.

да действительно, просто я вначале всегда сигнал запоминаю на регистре а потом передаю на схему, описание которой я привел

Ограничение: длительность входного импульса должна быть больше, чем период синхрочастоты синхронизатора плюс необходимое время задержки его первого триггера.

[NOVY]

почему?

По-моему, все верно! Input привязан к клоку ....

да действительно, просто я вначале всегда сигнал запоминаю на регистре а потом передаю на схему, описание которой я привел

Ограничение: длительность входного импульса должна быть больше, чем период синхрочастоты синхронизатора плюс необходимое время задержки его первого триггера.

Уже интересней... Что Вы имеете в виду под : "синхрочастота синхронизатора " ???

[Maverick]

Спасибо!

Кстати, вчера на Новой Электронике читали семинар по новым чипам Ксайлинкса. Я до конца не смог дослушать, т.к. убегал на самолет.
Но они обещают новый софт "Родин", который будет компилить проекты в несколько раз быстрее.
Проводили Силика и Инлайн и Макро... Так что буду просить у них материалы семинара. Если кто-то эти материалы найдет, то прошу выложить...

а если Вы получите материал тоже выкладывайте, плиз
Это ж про чипы со встроенным ARM процессором?

Уже интересней... Что Вы имеете в виду под : "синхрочастота синхронизатора " ???

Тактовую частоту синхронизатора и Вашей схемы.
Просто синхронизатор (детектор переднего/заднего фронта) работает на такой же тактовой частоте, что и Ваша схема

[NOVY]

а если Вы получите материал тоже выкладывайте, плиз
Это ж про чипы со встроенным ARM процессором?


Тактовую частоту синхронизатора и Вашей схемы.
Синхронизатор (детектор переднего/заднего фронта) работает на такой же тактовой частоте, что и Ваша схема

Похоже, я не все понимаю... А где ентот "Синхронизатор (детектор переднего/заднего фронта)" ???

[Maverick]

Похоже, я не все понимаю... А где ентот "Синхронизатор (детектор переднего/заднего фронта)" ???

Это синхронизатор и детектор переднего/заднего фронта сигнала одновременно.

Просто приведенная мной схема детектирует передний/задний фронт входного импульса/сигнала и выдает уже синхронизированный импульс в один период тактовой частоты Вашей схемы. По этому синхронизированному импульсу Вы и запускаете свою схему...

Попробуйте промоделировать - все станет понятно

[NOVY]

Это синхронизатор и детектор переднего/заднего фронта одновременно.

Просто приведенная мной схема детектирует передний/задний фронт входного импульса/сигнала и выдает уже синхронизированный импульс в один период тактовой частоты Вашей схемы. По этому синхронизированному импульсу Вы и запускаете свою схему...

Попробуйте промоделировать - все станет понятно

Теперь понятно! Сам когда-то использовал, правда на Abel :

go.clk = X10MHz;
go.d = start_n;
go.ar = stop;

go2.clk = !X10MHz;
go2.d = go;
go2.ar = stop;
И только go2 ---- > на выход...

Сообщение отредактировал NOVY - Apr 21 2011, 12:44

[Victor®]

Теперь понятно! Сам когда-то использовал, правда на Abel :

go.clk = X10MHz;
go.d = start_n;
go.ar = stop;

go2.clk = !X10MHz;
go2.d = go;
go2.ar = stop;
И только go2 ---- > на выход...

только вот инверсия ни к чему
!X10MHz

[gosu-art]

Я тоже был на семинаре. Досидел до конца! Самое интересное в конце было когда Франческо выступал.
Что запомнилось:

1. Rodin = SV+VHDL2008 )))
2. ModelSim Rodin поддерживать не будет. Будет свой симулятор.
3. Прощай Spartan Будет два новых подсемейства. (Artix, Kintex)
4. Новое симейство Zynq (Цынк). Два аппаратных cotex A9 (800 МГц каждый) + куча встроенных интерфейсов (в том числе 2*Гигабитных Ethernet). Обещают, что бюджетный будет

В общем интересно было!

[des00]

Что запомнилось:

нормальный бесплатный чипскоп будет ?

[gosu-art]

У чипскопа много "вкусностей" новых будет. В основном они касаются настройки и отладки гигабитных (28,05 Гб у Virtex 7) приемопередатчиков! По части платности не знаю! Да, кстати, ISE Будет еще 3 года поддерживаться! Потом все... А пока следующий апдейт ждите в июне.

Был интересный вопрос-шутка), мол когда в ISE можно будет нормально работать))))

[Victor®]

Я тоже был на семинаре. Досидел до конца! Самое интересное в конце было когда Франческо выступал.
Что запомнилось:

1. Rodin = SV+VHDL2008 )))
2. ModelSim Rodin поддерживать не будет. Будет свой симулятор.
3. Прощай Spartan Будет два новых подсемейства. (Artix, Kintex)
4. Новое симейство Zynq (Цынк). Два аппаратных cotex A9 (800 МГц каждый) + куча встроенных интерфейсов (в том числе 2*Гигабитных Ethernet). Обещают, что бюджетный будет

В общем интересно было!

По поводу 3. Если так будет - это будет огромная глупость...
Ракрученный, проверенный бренд взять и поменять на какое-то попсоватое слово... глупо, очень...

А когда планируется "Rodin"?

[gosu-art]

Они вначале думали тоже самое с Virtex 7 сделать, т.е. придумать что нить новое, но в последний момент отказались от идеи! Типа Virtex - Это лицо компании!

Бета версия Родина скоро будет. Выход в 2012г. Поддержка семейств начиная с 7го. Остальное все в ИСЕ останется!

[Maverick]

не поделитесь материалами конференции? если конечно они есть

[faa]

не поделитесь материалами конференции? если конечно они есть

Silica обещает "централизованно выложить в интернете на следующей неделе".

[Victor®]

Silica обещает "централизованно выложить в интернете на следующей неделе".

Что-то не находится...
Или у них еще не началась "новая неделя"
Кто-то располагает материалами? Выложите, пожалуйста.

[NOVY]

внешний клок через PLL прогоняешь?

Попробовал в проект всунуть IP Single DCM SP V9.1i .
Запускаю Xilinx Clocking Wizard.

Input Clock Frequency устанавливаю своих 50MHz,
CLKIN Sourse - External i single,
Feedback Sourse - Internal,
Feedback Value 1x

В итоге:

Attributes for DCM_SP, blkname = DCM_SP_INST
CLK_FEEDBACK = 1X
CLKDV_DIVIDE = 2
CLKFX_DIVIDE = 1
CLKFX_MULTIPLY = 4
CLKIN_DIVIDE_BY_2 = FALSE
CLKIN_PERIOD = 20.000
CLKOUT_PHASE_SHIFT = NONE
DESKEW_ADJUST = SYSTEM_SYNCHRONOUS
DFS_FREQUENCY_MODE = LOW
DLL_FREQUENCY_MODE = LOW
DUTY_CYCLE_CORRECTION = TRUE
FACTORY_JF = 16'hC080
PHASE_SHIFT = 0
STARTUP_WAIT = FALSE

В компоненте (своем) указал только CLKIN i CLKOUT (остальные сигналы пока не нужны).
DCM встал в проект, синтез проходит , а вот потом :

ERROR:NgdBuild:604 - logical block 'DCM_1' with type 'DCM_CLOCK' could not be
resolved. A pin name misspelling can cause this, a missing edif or ngc file,
or the misspelling of a type name. Symbol 'DCM_CLOCK' is not supported in
target 'spartan3a'.

Наверное надо библиотечный компонент использовать?

[des00]

Наверное надо библиотечный компонент использовать?

корегенератор используйте %)

[NOVY]

корегенератор используйте %)

Так я им и воспользовался!(Xilinx Clocking Wizard) Может все потому , что ненужные мне сигналы я просто не вводил в компонент?

Сообщение отредактировал NOVY - Apr 28 2011, 09:26

[Bad0512]

Так я им и воспользовался!(Xilinx Clocking Wizard) Может все потому , что ненужные мне сигналы я просто не вводил в компонент?

Выкидывать существующие порты из готового сгенерённого компонента - не есть правильно. Правильно неиспользуемые входы "занулить", выходы оставить болтаться в воздухе.
Путь Macro serach path в настройках Translate должен указывать на ваш NGC файл если вы пользуете связку VHDL(Verilog) wrapper + NGC netlist. Если пользуете коргеновский XCO,
то все эти заморочки не нужны.

[NOVY]

Выкидывать существующие порты из готового сгенерённого компонента - не есть правильно. Правильно неиспользуемые входы "занулить", выходы оставить болтаться в воздухе.
Путь Macro serach path в настройках Translate должен указывать на ваш NGC файл если вы пользуете связку VHDL(Verilog) wrapper + NGC netlist. Если пользуете коргеновский XCO,
то все эти заморочки не нужны.

Написал :

--------------------

component DCM_CLOCK

port (CLKIN :in std_logic;
RST :in std_logic;
CLK90 :out std_logic;
CLK180 :out std_logic;
CLK270 :out std_logic;
CLKDV :out std_logic;
CLK2X :out std_logic;
CLKFX180 :out std_logic;
STATUS :out std_logic;
LOCKED :out std_logic;
CLK0 :out std_logic
);

end component;



begin


----------------------

DCM_1: DCM_CLOCK
port map (
CLKIN => CLKIN,
RST => '0',
CLK90 => CLK90,
CLK180 => CLK180,
CLK270 => CLK270,
CLKDV => CLKDV,
CLK2X => CLK2X,
CLKFX180 => CLKFX180,
CLK0 => CLK );

Вроде все правильно, но ошибка та же .....


Правда CLKIN позволяет поставить только из BANK1 из BANK2(на GCLK) не дает.... Не тот DCM? Не с той стороны чипа?

Сообщение отредактировал NOVY - Apr 28 2011, 11:18

[Kostos]

Спасибо!

Кстати, вчера на Новой Электронике читали семинар по новым чипам Ксайлинкса. Я до конца не смог дослушать, т.к. убегал на самолет.
Но они обещают новый софт "Родин", который будет компилить проекты в несколько раз быстрее.
Проводили Силика и Инлайн и Макро... Так что буду просить у них материалы семинара. Если кто-то эти материалы найдет, то прошу выложить...

Увы, но Родин будет поддреживать только чипы начиная с 7го семейства, остальное только IDS 13.x - поддержка останется на три года (вроде с момента выпуска Rodin в 2012H2). Материалы полезны, их кстати обещали отредактировать и раздать желающим.

Я тоже был на семинаре. Досидел до конца! Самое интересное в конце было когда Франческо выступал.
Что запомнилось:

1. Rodin = SV+VHDL2008 )))
2. ModelSim Rodin поддерживать не будет. Будет свой симулятор.
3. Прощай Spartan Будет два новых подсемейства. (Artix, Kintex)
4. Новое симейство Zynq (Цынк). Два аппаратных cotex A9 (800 МГц каждый) + куча встроенных интерфейсов (в том числе 2*Гигабитных Ethernet). Обещают, что бюджетный будет

В общем интересно было!

1й пункт - VHDL/Verilog, а вот System Verilog + VHDL 2008 появился только после прямого вопроса из публики, хотя до этого было сказано что будет поддержка C/C++/SystemC - Xilinx прикупил AutoESL.

Zynq это клево, меня поразил вопрос, что дескать, в Altera есть чипы с интеловскими CPU что далеко от Zynq - он встроен не в кристал а идет довеском... - аля такой себе Pentium II, тут точно не будет бюджетности по сравнению с Zynq - и потребление у Atom далеко не такое маленькое как было обещано (но может быть я тут заблуждаюсь ?) С другой стороны в чипах типа Virtex или Arria энергопотребление CPU не проблема, но там другая разница - PowerPC vs Atom? не знаю насколько корректно сравнивать? (мне вот 2х ядер полноценного Core2 Duo оказалось в обрез, в основном из-за CISC архитектуры, и SIMD не спасает)

мне сдается Atom это оченно нишевой продукт для FPGA,- вот если некогда учить програмистов новым средствам, и результат не нужен на пределе возможностей, а быстро, и проблемы дальнейшей отладки с энергопотреблением не волнуют никаким боком.

Жалко стало конечно марку Spartan, преобразованный в целых две марки Artix и Kintex (с моей точки зрения S6 <=> Artix, а Kintex заполнил разрыв между Спартаном и Виртексом, а младшие модели Kintex несколько пресекаются со старшими Artix), конечно унификацию архитектуры можно было продвигать несколько более прозрачно для инженеров, разработчиков. В этом смысле семинар оказался чрезвычайно полезен.

[gosu-art]

1й пункт - VHDL/Verilog, а вот System Verilog + VHDL 2008 появился только после прямого вопроса из публики, хотя до этого было сказано что будет поддержка C/C++/SystemC - Xilinx прикупил AutoESL.

Именно на слайде было жирными буквами - поддержка SV. Я еще подумал - вот des00 обрадуется ))

Дабы тут не оффтопить дальнейшее обсуждение ведем тут http://electronix.ru/forum/index.php?showtopic=89420

[Victor®]

Жалко стало конечно марку Spartan, преобразованный в целых две марки Artix и Kintex (с моей точки зрения S6 <=> Artix, а Kintex заполнил разрыв между Спартаном и Виртексом, а младшие модели Kintex несколько пресекаются со старшими Artix), конечно унификацию архитектуры можно было продвигать несколько более прозрачно для инженеров, разработчиков.

Это точно...
Уж назвали бы Spartix... (Xilinx - дайте денег за название )

Хотя, думаю шеф у Xilinx - хитрый еврейский мальчик...
и через год или 2 появится Spartan опять.
Маркетинг, однако....

[NOVY]

внешний клок через PLL прогоняешь?

Вот пробую, но не получается ....
Внешний клок подал на копыто GCLK0 ...
Пропустил через IBUFG ...

Сгенерил корегенератором DCM без доп. входов и выходов (только CLKIN и CLK0)...

Получилось :

Attributes for DCM_SP, blkname = DCM_SP_INST
CLK_FEEDBACK = 1X
CLKDV_DIVIDE = 2
CLKFX_DIVIDE = 1
CLKFX_MULTIPLY = 4
CLKIN_DIVIDE_BY_2 = FALSE
CLKIN_PERIOD = 20.000
CLKOUT_PHASE_SHIFT = NONE
DESKEW_ADJUST = SYSTEM_SYNCHRONOUS
DFS_FREQUENCY_MODE = LOW
DLL_FREQUENCY_MODE = LOW
DUTY_CYCLE_CORRECTION = TRUE
FACTORY_JF = 16'hC080
PHASE_SHIFT = 0
STARTUP_WAIT = FALSE

Каким образом влепить DCM в проект?