реклама на сайте
подробности

 
 
> Расчет надежности ПЛИС, или правильное применение MIL-HDBK-217F
sturi
сообщение Dec 16 2011, 06:34
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 48
Регистрация: 26-10-11
Пользователь №: 67 967



Добрый день,
поставлена задача рассчитать интенсивность отказа устройства, в состав которого входит в том числе ПЛИС от Xilinx.
Для расчета я использую методику приведенную в документе MIL-HDBK-217F, notice 2. За сим вопрос к тем, кто с этой штуковиной знаком, но разумеется всем ответам буду рад.
Так вот, пользуясь этой методикой получается очень большое значение интенсивности отказа, что как-то неестественно - за год вероятность сбоя одной только ПЛИС составляет 0.7 (то есть надежность 0.3).
За сим вопрос, применим ли вышеуказанный документ к современной ЭКБ, или существуют более современные методики оценки интенсивности отказов? Или, что тоже вероятно, я могу ошибаться в применении данной методики для данной ПЛИС. Или она верна, и сбои неизбежны?

Спасибо!

PS
у студентов, изучающих теория вероятности, спрашивают: "А вы знаете теорию вероятности?", "Хм... вероятно!" - отвечают студенты.)))


PSS
к сообщению прикладываю созданный мной файл расчёта, точнее его скриншот.
Прикрепленное изображение
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов (1 - 3)
bambr
сообщение Dec 16 2011, 10:01
Сообщение #2


Участник
*

Группа: Свой
Сообщений: 57
Регистрация: 3-08-06
Из: Раменское
Пользователь №: 19 297





Алгоритм то в целом верный. Но вот коэффициенты там другие.
Этот стандарт более чем 10-летней давности. тех времен когда были микросхемы на тыщу вентилей и сверхбольшие. Логично что парметры которые там брать уже не стоит.

У самого Ксайлинкс полно документов по этой части кстати.

http://www.xilinx.com/support/documentatio...uides/ug116.pdf


--------------------
turizm62.ru
Go to the top of the page
 
+Quote Post
i-mir
сообщение Dec 16 2011, 10:36
Сообщение #3


Частый гость
**

Группа: Свой
Сообщений: 197
Регистрация: 17-06-10
Из: Киев
Пользователь №: 57 986



Поддерживаю, в свое время был аналогичный ответ от Xilinx :

As you may know this is addressed and documented in the Device Reliability Report (UG116).
However there’s not much data available yet for newer architecture like Virtex-6 and Spartan-6.
Only Table 1-14 is giving FIT numbers related to SEU. I’ll try to get an update on when UG116
will be updated...

Go to the top of the page
 
+Quote Post
sturi
сообщение Dec 22 2011, 05:08
Сообщение #4


Участник
*

Группа: Участник
Сообщений: 48
Регистрация: 26-10-11
Пользователь №: 67 967



спасибо!
почерпнул полезной инфы, в том числе пресловутые FIT.
Но пара вопросов возникло:
я рассматривал ПЛИС от Xilinx и от Actel, оба производителя проводят испытания при температуре 55С, почему именно при 55 (имеется ввиду каким документом руководствуются)?
И более общий вопрос про сами FIT, - измеряются в 10E-09 всегда, если не написано обратного?
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 27th June 2025 - 13:58
Рейтинг@Mail.ru


Страница сгенерированна за 0.01316 секунд с 7
ELECTRONIX ©2004-2016