Ядро PCI Express Block Plus в Virtex 5 Опции

[Kopart]

Есть кто уже работал с ядром Xilinx "PCI Express Block Plus" в Virtex 5 ?

[Jack_of_Shadows]

Появились еще вопросы к знатокам PCI Express Block Plus:

Если я создаю прошивку скажем PCIe x2, однако на плате физически только одна из этих линий соединена с процессором, возможно ли чтобы прошивка с процессором правильно договорились о ширине шины и сами переключились на х1 ? Подсознательно понимаю что такое должно быть возможно, однако на практике работы не вижу.

В виртексе каждый GTX трансивер имеет тактовый вход. Но если вдруг мне понадобилось использовать определенный трансивер, но тактовый сигнал брать с другого (из-за ошибочной разводки платы), ISE выдает ошибку что-то вроде
"When using a GTP/GTX with a REFCLK coming from anIBUFDS element near another GTP/GTX, each GTP in between the source and destination must be instantiated in the correct manner (See AR 33473). If you don't instantiate these other GTP tiles the software tools will route the REFCLK correctly, but the design may not work in hardware."
В указанном AR мало чего понял. Если кто сталкивался, подскажите от чего оттолкнуться