Stratix IV GT,11.3-Gbps Transceivers, Кто использовал в своих проектах? Опции

[DuHast]

Есть задача: в ПЛИС завести поток со скоростью около 10Gbps, как-то обработать его (допустим, для определенности, наложить сктемблер) и выдать наружу без изменения скорости.

В Stratix IV для реализации этих задачь есть 11.3-Gbps Transceivers, которые конфигурируются с помощью мегафункции ATLGX. Но у меня не получилось сформировать выходной поток на частоте синхронной с частотой входного потока. Более того, я пришел к выводу, что это
невозможно.
Прошу подтвердить или опровергнуть мои предположения.

P.S.: всех с наступающим Новым Годом!!!

[cioma]

Давайте для начала определимся с терминологией. Что Вы в данном контексте подразумеваете под словом "синхронный"?
Насколько я могу судить из последовавшего обсуждения, Вы под этим подразумеваете "с одинаковой скоростью" (bitrate).
Я в свою очередь думал, что Вы подразумеваете "с одинаковой фазой".

Если речь идет об одинаковой скорости входного и выходного потоков данных, то настройки надо смотреть, как я понимаю, в доках на корки.

[DuHast]

Давайте для начала определимся с терминологией. Что Вы в данном контексте подразумеваете под словом "синхронный"?
Насколько я могу судить из последовавшего обсуждения, Вы под этим подразумеваете "с одинаковой скоростью" (bitrate).
Я в свою очередь думал, что Вы подразумеваете "с одинаковой фазой".

Да, "с одинаковой скоростью". Я в первом топике имел ввиду именно это, когда писал "без изменения скорости"

Если речь идет об одинаковой скорости входного и выходного потоков данных, то настройки надо смотреть, как я понимаю, в доках на корки.

Вот я их и посмотрел, провел ряд экспериментов и пришёл к выводу что это невозможно. Теперь прошу тех, кто использовал эти трансиверы, подтвердить или опровергнуть моё предположение.

[Postoroniy_V]

Да, "с одинаковой скоростью". Я в первом топике имел ввиду именно это, когда писал "без изменения скорости"


Вот я их и посмотрел, провел ряд экспериментов и пришёл к выводу что это невозможно. Теперь прошу тех, кто использовал эти трансиверы, подтвердить или опровергнуть моё предположение.

запускал "с одинаковой скоростью" хотя и на 9.8304 Gbps(cpri)
не могу понять какие могут быть проблемы с этим.

[DuHast]

запускал "с одинаковой скоростью" хотя и на 9.8304 Gbps(cpri)
не могу понять какие могут быть проблемы с этим.

Тоесть у Вас частота выделенная в CDR(встроенного в ПЛИС) из входного сигнала используется для формирования выходного потока?
Используете мегафункцию ALTGx?

[Postoroniy_V]

Тоесть у Вас частота выделенная в CDR(встроенного в ПЛИС) из входного сигнала используется для формирования выходного потока?
Используете мегафункцию ALTGx?

для моего случая референс клок -307.2 МГц recovered clk был такой же.
так и не пойму где тут проблема

[DuHast]

для моего случая референс клок -307.2 МГц recovered clk был такой же.
так и не пойму где тут проблема

Референс клок - это частота генератора, стоящего на вашей плате. Так?
recovered clk - это частота входного битового потака/32. Так?
Обе частоты равны 307.2 МГц, но они не синхронны, их фазы плывут друг относительно друга.
Входной поток у вас синхронен с recovered clk, а на выход вы должны подавать данные, синхронные с референс клок. Т.е. входной и выходной потоки у вас равны по скорости, но не синхронны.
А у меня входной поток закрываестя скремблером и подаётся на выход, т.е. входной и выходной потоки равны по скорости и синхронны.

[cioma]

Обе частоты равны 307.2 МГц, но они не синхронны, их фазы плывут друг относительно друга.

Ключевое слово - "PLL". Или я чего-то сильно не понимаю в Ваших рассуждениях.

На внешний reference clock для трансивера можно подавать хоть 10 МГц (см. даташит). FPGA на внутренних PLL его умножает и синхфронизирует по фазе с recovered clock. Но для тактирование я внутренней логики всегда используется именно умноженный reference clock (ибо джиттер ниже).

Более того, скорость входного потока может динамически меняться. И умноженный reference clock будет динамически синхронизироваться с recovered clock (в определенных пределах, конечно).