Цитата(disel @ Jan 31 2012, 11:02)

... Ищите ошибку в схеме. Обратите внимание на варнинги синтезатора о тех цепях которые он выкинул в процессе оптимизации за ненадобностью.
Понятное дело!... Я бы такое ошибкой не назвал. в Моделе весь HDL проверялся. Схематика(как источника проблемы,если верить вам) нет. И почему синтезатор различает присутствие вставки СКОПА и в одном случае обнаруживает ненадобность, а в другом нет?
Цитата(Bad0512 @ Jan 31 2012, 11:01)

Мапирование клоковых ресурсов поглядите. Особенно если в проекте много разных клоков. Чипскоп отъедает под себя как минимум один GBUF, соответственно местоположение конкретного буфера может измениться в проекте с/без чипскопа.
Проект не сложный. Каскадирования клоков нет. В основном одна частота 100МГц(и только самая малость 200МГц) с осознанными переходами из доменов в домен....