Констрейны для контроллера SDR SDRAM на Altera EP2C8Q208, Помогите советом, как правильно посчитать Опции

[IanPo]

Здравствуйте!

Есть плата контроллера SDR SDRAM, пишу VHDL-код для него.

Код

set_time_format -unit ns

create_clock -name "iF14" -period 71.428 [get_ports {iF14}]

create_generated_clock -name {sPLL126} -source [get_pins {altpll0_inst|altpll_component|pll|inclk[0]}] \
    -multiply_by 9 [get_pins {altpll0_inst|altpll_component|pll|clk[0]}]

set_output_delay -clock {sPLL126} -reference_pin [get_ports {oSDR_CLK}] -max 2.0 [get_ports {oSDR_A[*] oSDR_BA[*] oSDR_RAS oSDR_CAS oSDR_WE oSDR_DQM_L oSDR_DQM_H ioSDR_DQ[*]}]
set_output_delay -clock {sPLL126} -reference_pin [get_ports {oSDR_CLK}] -min -1.0 [get_ports {oSDR_A[*] oSDR_BA[*] oSDR_RAS oSDR_CAS oSDR_WE oSDR_DQM_L oSDR_DQM_H ioSDR_DQ[*]}]

set_input_delay -clock {sPLL126} -reference_pin [get_ports {oSDR_CLK}] -max 2.5 [get_ports {ioSDR_DQ[*]}] -add_delay
set_input_delay -clock {sPLL126} -reference_pin [get_ports {oSDR_CLK}] -min 1.0 [get_ports {ioSDR_DQ[*]}] -add_delay

Так вот - чтение сбоит (вывожу через VGA содержимое ОЗУ), на экране видно непостоянство точек.
Тактовая 14*9=126 МГц.

Сильно подозреваю, что я чего-то не так задал.

1) Как правильно рассчитать констрейны? Особенно непонятен set_input_delay

2) CLK на ОЗУ идет от вывода 151 PLLOut. Обязательно ли выводить CLK с такого вывода ?

Сообщение отредактировал IanPo - Feb 1 2012, 18:24

[IanPo]

Регистры в IO буферах - не очень понятно, что это. Данные на вых. пинах защелкиваются по клоку - это регистры?
Фаза клока - сделать 2 клока, один для сигналов, другой вывести на PLLOut=SDR_CLK ?
Проект прилагаю.

Прикрепленные файлы

 ipavc.7z ( 20.78 килобайт ) Кол-во скачиваний: 26

 

[des00]

Регистры в IO буферах - не очень понятно, что это. Данные на вых. пинах защелкиваются по клоку - это регистры?

гляжу проект,
1. где Fast Input/Output Register ? это регистры в ячейках ввода/вывода, крайне желательны для интерфейсов %)
2. почему при наличии sdc файла, включено использование Classic TA ?
3. логика

Код

                        if sMem_Adr(0) = '0' then
                            sMem_Rd <= ioSDR_DQ(7 downto 0);
                        else
                            sMem_Rd <= ioSDR_DQ(15 downto 8);
                        end if;

не допускает возможности использования триггера в IO буффере, а без этого крайне тяжело выполнить времянку по чтению. Надо переделать.
4. когда вы задали offset, вы не учли что временная диаграмма измениться (в приложении) и нужно скорректировать анализ. Это же элементарно определяется. Как лечить такие вещи можете посмотреть либо у меня в блоге либо в публикациях %)

Пока проект не переделаете копать дальше смысла нет.

ЗЫ. Совет на будущее, делать все в топе, крайне некрасиво и неправильно

Эскизы прикрепленных изображений