Констрейны для контроллера SDR SDRAM на Altera EP2C8Q208, Помогите советом, как правильно посчитать Опции

[IanPo]

Здравствуйте!

Есть плата контроллера SDR SDRAM, пишу VHDL-код для него.

Код

set_time_format -unit ns

create_clock -name "iF14" -period 71.428 [get_ports {iF14}]

create_generated_clock -name {sPLL126} -source [get_pins {altpll0_inst|altpll_component|pll|inclk[0]}] \
    -multiply_by 9 [get_pins {altpll0_inst|altpll_component|pll|clk[0]}]

set_output_delay -clock {sPLL126} -reference_pin [get_ports {oSDR_CLK}] -max 2.0 [get_ports {oSDR_A[*] oSDR_BA[*] oSDR_RAS oSDR_CAS oSDR_WE oSDR_DQM_L oSDR_DQM_H ioSDR_DQ[*]}]
set_output_delay -clock {sPLL126} -reference_pin [get_ports {oSDR_CLK}] -min -1.0 [get_ports {oSDR_A[*] oSDR_BA[*] oSDR_RAS oSDR_CAS oSDR_WE oSDR_DQM_L oSDR_DQM_H ioSDR_DQ[*]}]

set_input_delay -clock {sPLL126} -reference_pin [get_ports {oSDR_CLK}] -max 2.5 [get_ports {ioSDR_DQ[*]}] -add_delay
set_input_delay -clock {sPLL126} -reference_pin [get_ports {oSDR_CLK}] -min 1.0 [get_ports {ioSDR_DQ[*]}] -add_delay

Так вот - чтение сбоит (вывожу через VGA содержимое ОЗУ), на экране видно непостоянство точек.
Тактовая 14*9=126 МГц.

Сильно подозреваю, что я чего-то не так задал.

1) Как правильно рассчитать констрейны? Особенно непонятен set_input_delay

2) CLK на ОЗУ идет от вывода 151 PLLOut. Обязательно ли выводить CLK с такого вывода ?

Сообщение отредактировал IanPo - Feb 1 2012, 18:24

[IanPo]

Большое спасибо за ответы

1. Нашел в Assignment Editore, где задавать. Что ставится в поле From ? Или нужно делать signal sSDR_A для порта oSDR_A и потом задать в исходнике oSDR_A <= sSDR_A (тогда в поле from ставится sSDR_A)? Как быть с двунаправленным DQ ?
2. У меня версия 11.1, я не нашел тут Classic вообще. Решил, что его убрали. В Settings ничего похожего не нашел. Не подскажете, где в Settings такая настройка?
3. Сделаю 16-битное чтение без мультиплексора.
4. Я делал, как в Constraining_SOPC_Designs написано.

Сообщение отредактировал IanPo - Feb 5 2012, 11:50

Эскизы прикрепленных изображений

 

[des00]

1. Нашел в Assignment Editore, где задавать. Что ставится в поле From ? Или нужно делать signal sSDR_A для порта oSDR_A и потом задать в исходнике oSDR_A <= sSDR_A (тогда в поле from ставится sSDR_A)? Как быть с двунаправленным DQ ?
2. У меня версия 11.1, я не нашел тут Classic вообще. Решил, что его убрали. В Settings ничего похожего не нашел. Не подскажете, где в Settings такая настройка?
3. Сделаю 16-битное чтение без мультиплексора.
4. Я делал, как в Constraining_SOPC_Designs написано.

1. ничего, просто пишите что на такие то пины поставить Fast input/output
2. Тогда понятно, 9.1сп2 открыл по дефолту в классике %)
3. Лучше читайте в IO регистр, даже без сигналов разрешения, а потом уже делайте что хотите, только учтите латентность.
4. Точно не помню, но где то там ошибка есть, вроде даже на форуме писал об этом. Так что лучше понять что и как задается констрейнами и потом уже работать %)

Проект передалайте и выкладывайте. будем рыть дальше.