Констрейны для контроллера SDR SDRAM на Altera EP2C8Q208, Помогите советом, как правильно посчитать Опции

[IanPo]

Здравствуйте!

Есть плата контроллера SDR SDRAM, пишу VHDL-код для него.

Код

set_time_format -unit ns

create_clock -name "iF14" -period 71.428 [get_ports {iF14}]

create_generated_clock -name {sPLL126} -source [get_pins {altpll0_inst|altpll_component|pll|inclk[0]}] \
    -multiply_by 9 [get_pins {altpll0_inst|altpll_component|pll|clk[0]}]

set_output_delay -clock {sPLL126} -reference_pin [get_ports {oSDR_CLK}] -max 2.0 [get_ports {oSDR_A[*] oSDR_BA[*] oSDR_RAS oSDR_CAS oSDR_WE oSDR_DQM_L oSDR_DQM_H ioSDR_DQ[*]}]
set_output_delay -clock {sPLL126} -reference_pin [get_ports {oSDR_CLK}] -min -1.0 [get_ports {oSDR_A[*] oSDR_BA[*] oSDR_RAS oSDR_CAS oSDR_WE oSDR_DQM_L oSDR_DQM_H ioSDR_DQ[*]}]

set_input_delay -clock {sPLL126} -reference_pin [get_ports {oSDR_CLK}] -max 2.5 [get_ports {ioSDR_DQ[*]}] -add_delay
set_input_delay -clock {sPLL126} -reference_pin [get_ports {oSDR_CLK}] -min 1.0 [get_ports {ioSDR_DQ[*]}] -add_delay

Так вот - чтение сбоит (вывожу через VGA содержимое ОЗУ), на экране видно непостоянство точек.
Тактовая 14*9=126 МГц.

Сильно подозреваю, что я чего-то не так задал.

1) Как правильно рассчитать констрейны? Особенно непонятен set_input_delay

2) CLK на ОЗУ идет от вывода 151 PLLOut. Обязательно ли выводить CLK с такого вывода ?

Сообщение отредактировал IanPo - Feb 1 2012, 18:24

[IanPo]

hynix hy57v641620FTP-H
по справ.листку tHZ=tAC3=5.4

Сообщение отредактировал IanPo - Feb 11 2012, 14:10

[des00]

hynix hy57v641620FTP-H
по справ.листку tHZ=tAC3=5.4

тогда понятно. при периоде 8 нан, смотря на то, что пишет TQ, нужно либо
1. изменить тактирование ПЛИС, сделать отдельный клок на память и подвигать его фазу.
2. инвертировать клок на плис и учесть дополнительную задержку на 1 такт.

ЗЫ. Поправил вам sdc ешник, ИМХО так более правильно.

Код

set_time_format -unit ns
#
create_clock -name {F14clk} -period 71.428 [get_ports {iF14}]
#
derive_pll_clocks

set SDRAM_CLK altpll0_inst|altpll_component|pll|clk[0]


create_generated_clock -name pSDRAM_CLK -source $SDRAM_CLK [get_ports {oSDR_CLK}]
set_clock_groups -exclusive -group [list F14clk $SDRAM_CLK pSDRAM_CLK ]

set_output_delay -clock pSDRAM_CLK -max 1.5  [get_ports {oSDR_A[*] oSDR_BA[*] oSDR_RAS oSDR_CAS oSDR_WE oSDR_DQM_L oSDR_DQM_H ioSDR_DQ[*]}]
set_output_delay -clock pSDRAM_CLK -min -0.2 [get_ports {oSDR_A[*] oSDR_BA[*] oSDR_RAS oSDR_CAS oSDR_WE oSDR_DQM_L oSDR_DQM_H ioSDR_DQ[*]}]

set_input_delay -clock pSDRAM_CLK -max 5.4 [get_ports {ioSDR_DQ[*]}]
set_input_delay -clock pSDRAM_CLK -min 2.5 [get_ports {ioSDR_DQ[*]}]