Конверсия FPGA в ASIC, Как сделать это эффективно и относительно дешево Опции

[v_mirgorodsky]

Доброго времени суток,

Есть дизайн крипто-сопроцессора в Spartan6 LXT150 FPGA. В чипе 180 тысяч логических блоков и триггеров. Дизайн использует около 90% ресурсов. Как перевести эти цифры в гейты - не знаю. Из самой быстрой FPGA удается отжать частоту порядка 250 мегагерц, вендор X согласился продавать микросхемы немногим дешевле их розничной цены на Digi-Key, что практически убило возможность успешного коммерческого использования девайса на этом чипе. В качестве выхода из сложившейся ситуации рассматривается переход на ASIC. Ожидается, что тактовая частота будет не хуже 450 мегагерц, а стоимость готового чипа сравнимого объема не выше $15 в партиях до 10 тысяч штук.

В качестве варианта рассматривается eASIC. У них там есть некая акция вида - $45к - 45nm - 45 девайсов на выходе. Это предложение включает полный цикл НРЕ и 45 самплов на выходе. К сожалению, опыта проектирования ASIC у меня нет совсем. Есть значительный опыт проектирования FPGA, но здесь он применим слабо. Хотелось бы понять, какие трудности ожидают на этом пути, реальны ли частоты и цены на чипы и с чего надо начинать.

Заранее, спасибо всем

[zzzzzzzz]

http://electronix.ru/forum/index.php?showtopic=85660

Понятно более-менее.
Речь, по сути, идет о RF MIX ASIC с большущим креном именно в аналог ВЧ.
Цифра в вашем FPGA отступает на второй план.
Большая работа.
Я сейчас окунаться не стану, пардон.

Может, здесь найдёте общий язык:
http://milandr.ru/index.php?mact=Products,...nt01returnid=68

Эта тематика у них представлена в серии 1508, как минимум. И с заказчиками таких штучек они, вероятно, в контакте.

Удачи!

[Vitaly_K]

http://electronix.ru/forum/index.php?showtopic=85660

Понятно более-менее.
Речь, по сути, идет о RF MIX ASIC с большущим креном именно в аналог ВЧ.
Цифра в вашем FPGA отступает на второй план.
Большая работа.
Я сейчас окунаться не стану, пардон.

Удачи!

Не совсем так. Понятно, что результат будет зависеть, практически полностью, от аналоговой части, т.е. от ЦАП. Но эту работу в Analog Devices ведёт некто David Crook, признанный лидер в разработках синтезаторов DDS, где так же главное – ЦАП. Т.е. проблем в этой части проекта нет. А вот с цифровой частью – суть то, что находится у нас в FPGA – получается неприятность. Работа неплановая, и ему надо уговорить «цифровиков» сделать эту часть помимо их прямых обязанностей. Процесс может затянуться надолго. Вот я и подумал, а не проще ли будет найти специалистов у нас. У Дэвида есть собственный бюджет, которым он распоряжается по своему усмотрению. Для меня сейчас главное – выяснить, возьмётся ли кто-либо из наших сделать эту работу и за какие деньги. Тогда я предложу этот вариант Дэвиду. Тут ведь есть не только возможность случайного заработка, но и перспектива сотрудничества с ADI в их разработках.

[Torpeda]

Не совсем так. Понятно, что результат будет зависеть, практически полностью, от аналоговой части, т.е. от ЦАП. Но эту работу в Analog Devices ведёт некто David Crook, признанный лидер в разработках синтезаторов DDS, где так же главное – ЦАП. Т.е. проблем в этой части проекта нет. А вот с цифровой частью – суть то, что находится у нас в FPGA – получается неприятность. Работа неплановая, и ему надо уговорить «цифровиков» сделать эту часть помимо их прямых обязанностей. Процесс может затянуться надолго. Вот я и подумал, а не проще ли будет найти специалистов у нас. У Дэвида есть собственный бюджет, которым он распоряжается по своему усмотрению. Для меня сейчас главное – выяснить, возьмётся ли кто-либо из наших сделать эту работу и за какие деньги. Тогда я предложу этот вариант Дэвиду. Тут ведь есть не только возможность случайного заработка, но и перспектива сотрудничества с ADI в их разработках.

Позвольте уточнить пару моментов:

1) Я правильно понял, что Analog Devices полностью делает аналоговую часть?
Если да - то под какую технологию?
1ГГц это гдето уже 90нм ....
Соотв. нужни библиотеки поддерживающие продвинутый STA (cross talk, IR drop etc.). Это есть?

2) Розмер цифры в тригерах?
Я так понимаю, около 3000?

3) Сколько пинов в корпусе?

4) Требования к тестовому оборудованию: какой тестовый интерфейс надо (JTAG?), на каком оборудовании тестируем (формат файлов для теста....)

5) Используются ли памяти FPGA? Если да, то есть ли готовые ASIC MEMORY IP для Вашей технологии?

6) Сколько есть времени?

7) Можете ли Вы предоставить лицензионные тулзы (Cadence SOC Encounter напр.)?

[Vitaly_K]

Позвольте уточнить пару моментов:

1) Я правильно понял, что Analog Devices полностью делает аналоговую часть?
Если да - то под какую технологию?
1ГГц это гдето уже 90нм ....
Соотв. нужни библиотеки поддерживающие продвинутый STA (cross talk, IR drop etc.). Это есть?

Да, ADI полностью делает аналоговую часть, если не весь проект в целом. Похоже, что Вы правы, - это где-то 90 nm. До этого они моделировали под технологию 0.25 um и при тактовых частотах порядка 300 МГц получали, на модели, вполне приличные результаты. Но это было 10 лет назад, а ведь прогресс… Про библиотеки ничего не знаю. Надо выяснять у ADI. Тут я должен сказать, что вышел на этот форум по своей инициативе, чтобы выяснить, возможно ли в принципе сделать эту работу у нас, а уж потом предложить такой вариант ADI. Так что пока вообще неизвестно, согласятся ли они на это.

2) Розмер цифры в тригерах?
Я так понимаю, около 3000?

В триггерах не знаю, в гейтах – 62k.

3) Сколько пинов в корпусе?

Пинов – 24.

4) Требования к тестовому оборудованию: какой тестовый интерфейс надо (JTAG?), на каком оборудовании тестируем (формат файлов для теста....)

Не знаю. Опять-таки надо выяснять.

5) Используются ли памяти FPGA? Если да, то есть ли готовые ASIC MEMORY IP для Вашей технологии?

Нет, память не используется.

6) Сколько есть времени?

Определённого срока нет, чем скорее, тем лучше.

7) Можете ли Вы предоставить лицензионные тулзы (Cadence SOC Encounter напр.)?

Надо выяснять.