Есть группа из 16 диф. пар проводник/зазор - 0.1/0.1. Необходимо обеспечить зазор между соседними парами 0.3. Группа объединена в NetClass и ему назначено ограничение Spacing Constraint в котором задан зазор line2line 0.3. При таких условиях DRC выдает ошибку.
Что я делаю не так?
Подскажите пожалуйста, как можно задать ограничение для зазоров между соседними дифф. парами в Allegro PCB Editor?