Xilinx clock definition, Интересно как он это делает Опции

[ATname]

Суть явления в следующем.

Исходный код проекта VHDL, арибуты сигналов отсутствуют как класс.
Файл *.UCF содержит только привязку к контактам (LOC and ect.)
Файла *.XCF нет в принципе.

И тем не менее XilinxISE (XST) умудряется часть сигналов определить как сигналы синхронизации, что видно в редакторе ограничений. Т.е. в соотвествтующем окне есть определенный набор сигналов. Вопрос: откуда сабж взял, что именно эти сигналы являются сигналами синхронизации?
Что характерно, один из таких сигналов даже близко не подключен к контактам глобального клока...

[Boris_TS]

Вопрос: откуда сабж взял, что именно эти сигналы являются сигналами синхронизации?
Что характерно, один из таких сигналов даже близко не подключен к контактам глобального клока...

При корявом описании различных узлов могут возникать Latch с локальным тактированием. Сигнал, которым тактируется хотя бы один тактовый вход (Latch, FF и пр. компонентов), считается clock'ом.
На большее моей телепатии не хватает, приведите отчёт XST, тогда можно будет сказать больше и точнее.

[ATname]

При корявом описании различных узлов могут возникать Latch с локальным тактированием. Сигнал, которым тактируется хотя бы один тактовый вход (Latch, FF и пр. компонентов), считается clock'ом.
На большее моей телепатии не хватает, приведите отчёт XST, тогда можно будет сказать больше и точнее.

Тот факт, что "...Сигнал, которым тактируется хотя бы один тактовый вход, считается clock'ом..." я понимаю.
Вопрос гораааааааздо интересней. В приведенном отчете сигнал cpu_nwe как раз и является тем самым сигналом, который не подключен к контакту глобального клока, но определен XST как клоковый.
Заковыка как раз в том, что в данном отчете, в разделе "Clock Information:", нет сигнала cpu_ncs0, который, как раз в перечне клоковых редактора ограничений, стоит в полный рост. Наряду с имеющимися в отчете cpu_nwe и fpga_clk.
И что с этим делать?

Прикрепленные файлы

 Main.rar ( 18.91 килобайт ) Кол-во скачиваний: 20