Xilinx clock definition, Интересно как он это делает Опции

[ATname]

Суть явления в следующем.

Исходный код проекта VHDL, арибуты сигналов отсутствуют как класс.
Файл *.UCF содержит только привязку к контактам (LOC and ect.)
Файла *.XCF нет в принципе.

И тем не менее XilinxISE (XST) умудряется часть сигналов определить как сигналы синхронизации, что видно в редакторе ограничений. Т.е. в соотвествтующем окне есть определенный набор сигналов. Вопрос: откуда сабж взял, что именно эти сигналы являются сигналами синхронизации?
Что характерно, один из таких сигналов даже близко не подключен к контактам глобального клока...

[ATname]

Вы пропустили самое главное, вот это: "Заковыка как раз в том, что в данном отчете, в разделе "Clock Information:", нет сигнала cpu_ncs0...".
То, что Вы так старательно описали, понятно и без столь пространных объяснений.

Тут интересно другое: почему сигнал подключенный к контакту глобального клока (cpu_ncs0, а также и cpu_ncs1, не упомянутый XST вовсе) и имеющий (согласно кода) практически такой же путь прохождения как и cpu_nwe, клоковым не является (по мнению XST). Заметьте, что именно XST определяет кому быть клоковым сигналом, а кому нет. Ну и за каким тогда вообще нужно выделять клоковые контакты и специальные трассировочные ресурсы глобального клока, если работающий по непонятным критериям XST выделяет клоковый сигнал согласно своим алгоритмам оптимизации?

Тут более глобальный вопрос: как заставить ISE тарссировать нужные мне сигналы именно по клоковым ресурсам, без "сюрпризов" со стороны ISE в стиле мелкогософта: типа нам лучше знать, что для вас лучше.

[andrew_b]

Не надо гнать на xst, это нормальный синтезатор. Если хотите, чтобы он работал предсказуемо, почитайте манул, там есть примеры того, как та или иная конструкция кода отображается в ресурсы FPGA.