Цитата(ATname @ Apr 12 2012, 17:10)
Многоуважаемый сэр!
Вообще-то, я скромный советский товарищ.
Цитата(ATname @ Apr 12 2012, 17:10)
Упомянутые Вами документы мне известны. Как и используемый в проекте тип FPGA.
Хорошо. Ну а тогда зачем же Вы вопрошаете про "клоковые контакты" ? - в FPGA Editor'е сразу же видно - что у соответствующих IOB есть дополнительная связь (с хорошими временными параметрами) для выхода на dedicated clock resource; более, существенных отличий в кристалле между GCLK/RHCLK/LHCLK и "обычными" IOB'ами - нет.
Цитата(ATname @ Apr 12 2012, 17:10)
А вынесенный на рассмотрение вопрос возник из процесса переноса ранее (успешно) реализованного проекта в иную (более старшую) версию ISE. И из всей этой "бадяги" можно сделать одно заключение. В обход ограничений проекта XST по своему разумению, в силу своих алгоритмов оптимизации процесса синтеза, может создавать специфические сигналы (в данном случае сигнал синхронизации) который ему не задавали.
В данном случае XST подсунул в проект, то чего в нем раньше (в более младшей версии ISE) НЕ БЫЛО! И перегрузил ресурсы глобального клока, вчистую развалив работающий (в более младшей версии ISE) проект.
Ну вот мы и добрались до сути дела. Вероятность наличия ошибки в XST я не отрицаю, но всё-таки она не велика. Как я писал ранее, заочно предполагаю
неоднозначность Вашего описания, для более точного диагноза нужен код (или фрамент кода) - без него ловить нечего. К сожалению, в настоящее время, я пишу только на VHDL, но, думаю, если вы работаете на Verilog'е, то найдутся другие специалисты, которые заинтересуются и смогут разобрать Ваш код: пояснить неоднозначности или, быть может, констатировать наличие еще одной ошибки в XST.
Цитата(ATname @ Apr 12 2012, 17:10)
Из Ваших содержательных ответов видно, что как бороться с этим явлением Вам неизвестно.
Я боролся и с ошибкам
и в XST (13.1),
коие были признаны Xilinx (в процессе WebCase переписок) и исправлены не в 13.3 (как первоначально заявлялось), а аж в 13.4 - настолько они много за собой потянули. Опыт, хе-хе, есть. Кстати нарвались тоже при переходе (от 11.5 к 13.1) - работающий проект "вдруг" стал жестоко глючить (Virtex-6), а при функциональном моделировании синхронного проекта все замечательно !
Цитата(ATname @ Apr 12 2012, 17:10)
P.S. Если Вас посылают... читать документацию, то главное в этом процессе это то, что Вас послали. А куда и зачем, значения не имеет.
Вы ошибаетесь, как раз имеет. Коли Вы задаёте странные, на мой взгляд, вопросы (про "клоковые контакты" и пр.), то я и указал Вам документы для приведения Вашей терминологии в соответствие с терминологией Xilinx, чтобы мы могли лучше понимать друг друга: я - о чём именно Вы спрашиваете, а Вы - то, что я пытаюсь ответить.
Да, я тут совсем упустил из виду, что у Вас Spartan-3e в котором весьма мало BUFG - и они могут так быстро кончиться (у меня в Virtex-5/6 этих BUFG на много больше + еще BUFR и BUFH водятся пачками, поэтому глаз уже замылился: не разглядел, что для Spartan-3e у Вас что-то многова-то clock'ов).
А бороться с этим просто:
Цитата(Boris_TS @ Apr 12 2012, 16:22)
Общий совет: для уменьшения кривизна проекта, отключите опцию синтезатора Add I/O Buffers, и вручную повтыкайте те IO буфера, которые нужны и туда, куда нужно. Также, для особо тяжёлых случаев, очень хорошо помогает ручная установка BUFG, BUFR, BUFH и подобных. Чем больше Вы сделаете сами - тем меньше надо будет догадываться синтезатору о Ваших потяёных желаниях (не описали что-то - значит утаили это от синтезатора), и тем более качественный результат Вы получите.
Добавлю еще одно уточнение: если Вы вставите BUFG, то XST его не сможет втихаря выкинуть, поэтому результат будет ближе к задуманному.
Xilinx clock definition, Интересно как он это делает
Apr 10 2012, 11:45
