FPGA/kit, Какую FPGA+kit посоветуете Опции

[Frattello]

Возникла потребность НАЧАТЬ работать с FPGA, сам я нуб нубом. Посоветуйте, пожалуйств, какую лучше FPGA и devkit к ней выбрать, чтобы во-первых не стоило бешенных денег (до 1-2к баксов) и самое главное - на ней можно было собрать наиболее быстрый многоразрадный счетчик. Так же интересует, у каких FPGA можно собрать наибольший сдвиговый регистр с кратчайшим расстоянием между триггерами (в пределах одного LUTa или какой там базовый элемент) и у каких FPGA можно наиболее точно подбирать и расчитывать задержку распространения сигнала (ну и соответственно, у каких дейвайсов она может быть потенциально наименьшей). Почему то данные по быстродействию базовых элементов в FPGA (flip-flop, xor) хрен где сыщешь =\

[Frattello]

Речь здесь скорее идет не о выборе языка, а о выборе диалекта. Рекомендую остановиться на индусском.

В догонку еще одна книга. Она гораздо более соответствует Вашему уровню. Поймете буквально все с лету. 256 разрядный счетчик гигагерц так на 2 соберете буквально за вечер.

Параметры скорости внутренних элементов ПЛИС (мгновенная, угловая и т.д.) обычно приводятся в даташитах в разделе Switching Characteristics. Попробуйте поискать этот раздел в оглавлении или поиском (CNTRL + F).

Кроме даташитов существуют также Handbook (Altera) или UserManual (Xilinx), однако они очень объемные (много букав). Поэтому Вам достаточно пока даташитов.

Евгений ваганыч! А мы ток вас и ждали, а ник то какой хороший себе подобрали - сразу издалека понятно кто в тред пожаловал. Умник снизошел до указания раздела, так давай вместе пройдемся по Altera Stratix 5 Handbook, раздел Switching Characteristics. Я с удовольствием прослежу, как ты мастерски найдешь там время защелкивания триггера и время реакции базового логического модуля на входное воздействие.

тогда вы не на тот форум вышли, это не инженерный разговор, вам бы на телесистемы.

Очень странно, видимо я что-то непонимаю. У вас тут опыт какой-то сугубо узкоспециализированный?

Отвечаю в вашем духе, данные параметры не достижимы, ни на одной ПЛИС, на которую вы нацеливаетесь, причины надеюсь поймете сами. Что-то близкое анонсировал ACRHONIX со своими асинхронными FPGA.

Искреннее спасибо за подсказку об Achronix, слышал о них не так чтобы давно, единственные контрактные заказчики на интеловском производстве насколько я помню. Боюсь только в РФ их достать будет сложно/невозможно, можете ли что-нибудь подсказать по этому поводу?

1. в даташитах на тактовое дерево всегда приводят ее нагрузку, этот параметр сложно пропустить при внимательном прочтении.
2. помимо этого приводят значение Toggle Clock.

1. Я новичок в FPGA, но не студент и не идиот, первое что я начал читать в даташите это именно switching characteristics и первое что там было - параметры PLL. Именно поэтому я ранее написал что "у меня есть сомнения" насчет такой большой частоты, но ведь это не та тема, что вынесена в топик и о чем я спрашиваю последние 10 постов, не так ли?
2. В Altera Stratix 5 Handbook нет ничего про Toggle Clock и почти ничего даже про Toggle.

ЗЗЫ. с наскоку и галопом по европам ничего не решите, рекомендую прислушиваться к советам что вам пишут, а не посылать подальше.

Предложение пойти и почитать Handbook выглядят издевкой по вышеприведенным причинам, советы пойти почитать книжки - это конечно дельно, я уже выразил благодарность, скачал книжки и начал их читать, только вот это опять же к топику отношения имеет мало. Никого не посылал между прочим.

P.S. Нет ребята, нихочу никого обидеть, честно, но чего вы так отвлекаетесь от сути вопроса - максимальная скорость защелкивания триггера и скорость смены состояния на выходе логического блока, мне ж по сути ничего уже больше и не надо

P.P.S. У Xilinx в документации на Vertex 7 все честно и по правилам - все возможные тайминги расписаны от и до, а у Альтеры где?

P.P.P.S. Для Vertex 7 указано время установления данных до/после CLK (AN –DN input to CLK on A–D Flip Flops) 40ps/130ps, соответственно максимально возможная частота тактирования составляет 1/(170Е-12) = 5.8ГГц, максимальная тактовая правда там же указана 1.4 ГГц, но это перестраховка Немного не шарю пока в терминологии, не совсем понял задержку срабатывания обычной логики, насколько я понял в Xilinx все логические функции реализуются в виде черного ящика в CLB, а задержки варьируются в зависимости от входа и выхода?

Сообщение отредактировал Frattello - Apr 16 2012, 19:11

[R.A.K.]

Евгений ваганыч! А мы ток вас и ждали, а ник то какой хороший себе подобрали - сразу издалека понятно кто в тред пожаловал. Умник снизошел до указания раздела

Извините . Просто мне показалось, что Вы тут на вентиллятор набрасываете.
Так что, Максим, не обижайтесь. Алле Борисовне, кстати, привет!
Кстати, "ваганыч" пишется с большой буквы - Ваганыч.

так давай вместе пройдемся по Altera Stratix 5 Handbook, раздел Switching Characteristics. Я с удовольствием прослежу, как ты мастерски найдешь там время защелкивания триггера и время реакции базового логического модуля на входное воздействие.

Не смогу доставить Вам такого удовольствия .
А Вы по сцылке "100 power tips ..." ходили? Исходники там скачать можно бесплатно. В исходниках есть примеры построения счетчиков не только на лутах и триггерах.

Если говорить серьезно, то почему Вы считаете, что Вам требуется знать только параметры триггера и параметры LUT-а? Почему Вы считаете, что знание только этих параметров (для наихудшего случая) гарантирует работу Вашего счетчика на любом чипе во всем диапазоне. Почему Вас не интересуют остальные вещи?