Xilinx clock definition, Интересно как он это делает Опции

[ATname]

Суть явления в следующем.

Исходный код проекта VHDL, арибуты сигналов отсутствуют как класс.
Файл *.UCF содержит только привязку к контактам (LOC and ect.)
Файла *.XCF нет в принципе.

И тем не менее XilinxISE (XST) умудряется часть сигналов определить как сигналы синхронизации, что видно в редакторе ограничений. Т.е. в соотвествтующем окне есть определенный набор сигналов. Вопрос: откуда сабж взял, что именно эти сигналы являются сигналами синхронизации?
Что характерно, один из таких сигналов даже близко не подключен к контактам глобального клока...

[Boris_TS]

Ну вот мы и добрались до сути дела. Вероятность наличия ошибки в XST я не отрицаю, но всё-таки она не велика.

Как оказалось, эта вероятность значительно больше, чем хотелось бы.
Сегодня, при перетаскивании моего проекта обнаружилось, что ISE 13.4 Virtex-6 XST по сравнению с ISE 11.5 Virtex-5 XST в ряде случаев разучился адекватно воспринимать следующие конструкции:

Код

process(C) begin
    if rising_edge(C) and CE = '1' then
        Q <= D;
    end if;
end process;

Q <= D when rising_edge(C) and CE = '1';

Т.к. эти конструкции мне очень сильно нравятся, из-за того, что они повышают компактность (наглядность) кода, то в настоящее время я локализую причины сбоев XST для открытия очередного WebCase.
Ранее мы не смогли обнаружить оные глюки, т.к. в проектах моих коллег таких конструкций не встречалось.

Замечу, что и в XST User Guide этих конструкций нет.
Если у Вас (ATname) в коде присутствуют подобные конструкции, то Вы напрасно проигнорировали рекомендации перечитать XST User Guide. Возможно, именно эти конструкции приводят к неадекватному поведению XST в новой версии ISE. В любом случае, Вы так и не выложили код или его фрагменты для анализа. Без кода говорить по существу больше невозможно.