Avalon ST Source, Соединение с внешней к NIOS логикой Опции

[anatolich]

У меня процедурный вопрос 8О)
Если я правильно понимаю, то для связи с внешней по отношению к Avalon логикой нужно использовать
Avalon ST Source? Его уже можно подцепить к Avalon Streaming Sink например к SGDMA.
В GUI SOPC ничего более подходящего чем
New component/Templates/Add Typical Avalon St Source
я не нашел. Цеплаю его к SGDMA - получаю:
Error: avalonsrc_0.out0/sgdma_0.in: The sink has a startofpacket signal of 1 bits, but the source does not.
Error: avalonsrc_0.out0/sgdma_0.in: The sink has a endofpacket signal of 1 bits, but the source does not.
Error: avalonsrc_0.out0/sgdma_0.in: The sink has a empty signal of 2 bits, but the source does not.

Но и это в принципе не главное. Мне не понятен Tool Chain
Внешняя логика будет подключаться когда будет сгенерирован символ (или VHDL файлы)?
То есть нужно создать VHDL сущность более высокого уровня чем NIOS компоненты и мои
юзерские компоненты и там их сигналами склеить?
А то понимаешь дали мне инструмент с навороченой GUI а в нем непонятно как склеивать

[anatolich]

Конечно читаю. К сожалению там описаны компоненты, но какой с каким можно соединять и как -
приходится искать в многочисленных примерах.
Собрал цепочку PIO-DMA-PCIe (soft, у меня принципиально проект на Циклоне IV E )
пока в основном для того чтобы разобраться с тулчейном
Вчера все в квартусе откомпилировалось, а сегодня

Error (204012): Can't generate netlist output files because the file "C:/Altera/Projects/proba/ip_compiler_for_pci_express-library/pciexp64_dlink.v" is an OpenCore Plus time-limited file

а как мне без нетлиста симулиться в МоделСим

Да, если отключить МоделСим - все нормально компилица.

Как же мне теперь просимулиться

[Orochi]

Error (204012): Can't generate netlist output files because the file "C:/Altera/Projects/proba/ip_compiler_for_pci_express-library/pciexp64_dlink.v" is an OpenCore Plus time-limited file

Ну как вариант можно сделать что бы OpenCore было не TimeLimited) Это довольно легко)