Вопрос к построению синтезатора Опции

[тяжкий]

Необходимо построить синтезатор СВЧ диапазона (2500 - 3125 МГц). Перестройку по частоте (через 125 кГц) нужно успеть осуществлять за 1 мкс или менее. Можно ли добиться такой скорости перестройки, реализуя схему на ФАПЧ? Готовые решения, которые мне встречались, осуществляли перескоки за милисекунды или сотни микросекунд. От чего этот параметр вообще зависит (ну кроме частоты ФД)?

[VCO]

Почему же не вариант на лету считать, ресурсов то в FPGA более чем достаточно?

Если применительно к этой задаче, без перспективы на развитие, то да, может быть, я не считал. А если для шага в доли Герца, как в классическом DDS, то скорее всего - нет. Рассчёт на лету - это специальное АЛУ с кучей задержек и триггеров, курочка по зёрнышку и ... Хотя и здесь могу быть неправ, я такое АЛУ никогда не считал.

Вожусь с подобной задачей - время перестройки подобное, но бюджет жмет. Вопрос. Кто-нибудь реализовывал управление АД9913 по параллельной шине STM32 используя DMA? Как то хотелось бы обойтись без ПЛИС для логики склейки двух разных параллельных интерфейсов.

Я бы смоделировал на ПЛИС мост между интерфейсами, а затем распечатал бы получившуюся схему на логике и перевёл бы на стандартную логику.
Такой вариант приемлем? Если нет, то в Вашем случае нужно этот же вопрос задать в ветке по STM32 или ARM.

Сообщение отредактировал VCO - Apr 20 2012, 13:05

[petrov]

Если применительно к этой задаче, без перспективы на развитие, то да, может быть, я не считал. А если для шага в доли Герца, как в классическом DDS, то скорее всего - нет. Рассчёт на лету - это специальное АЛУ с кучей задержек и триггеров, курочка по зёрнышку и ... Хотя и здесь могу быть неправ, я такое АЛУ никогда не считал.

Доли герца здесь не при чём, разрядность фазового аккумулятора практически любую сделать можно. Для 16 бит ЦАПа достаточно будет таблицы на 256 значений четверти периода синуса(точнее две таких таблицы двух портовых, чтобы за такт выборку делать) и параболического интерполятора Farrow (два умножителя и восемь сумматоров), максимальная ошибка интерполяции синуса будет меньше четверти младшего разряда, в общем пустяки для FPGA.

[VCO]

Доли герца здесь не при чём, разрядность фазового аккумулятора практически любую сделать можно. Для 16 бит ЦАПа достаточно будет таблицы на 256 значений четверти периода синуса(точнее две таких таблицы двух портовых, чтобы за такт выборку делать) и параболического интерполятора Farrow (два умножителя и восемь сумматоров), максимальная ошибка интерполяции синуса будет меньше четверти младшего разряда, в общем пустяки для FPGA.

Видете ли тов. Петров, я, СВЧист - Иван Помидоров, с Вами несогласен в принципе! Два в десятой степени - 1024, а это примерно динамика в 60 дБ по напряжению. Для 90 дБ по мощи можете смело брать вдвое более крутой 16-битовый АЦП(ЦАП), после чего ваши расчёты надо пересчитывать, имхо...

Сообщение отредактировал VCO - Apr 20 2012, 17:02