Вопрос к построению синтезатора Опции

[тяжкий]

Необходимо построить синтезатор СВЧ диапазона (2500 - 3125 МГц). Перестройку по частоте (через 125 кГц) нужно успеть осуществлять за 1 мкс или менее. Можно ли добиться такой скорости перестройки, реализуя схему на ФАПЧ? Готовые решения, которые мне встречались, осуществляли перескоки за милисекунды или сотни микросекунд. От чего этот параметр вообще зависит (ну кроме частоты ФД)?

[VCO]

Почему же не вариант на лету считать, ресурсов то в FPGA более чем достаточно?

Если применительно к этой задаче, без перспективы на развитие, то да, может быть, я не считал. А если для шага в доли Герца, как в классическом DDS, то скорее всего - нет. Рассчёт на лету - это специальное АЛУ с кучей задержек и триггеров, курочка по зёрнышку и ... Хотя и здесь могу быть неправ, я такое АЛУ никогда не считал.

Вожусь с подобной задачей - время перестройки подобное, но бюджет жмет. Вопрос. Кто-нибудь реализовывал управление АД9913 по параллельной шине STM32 используя DMA? Как то хотелось бы обойтись без ПЛИС для логики склейки двух разных параллельных интерфейсов.

Я бы смоделировал на ПЛИС мост между интерфейсами, а затем распечатал бы получившуюся схему на логике и перевёл бы на стандартную логику.
Такой вариант приемлем? Если нет, то в Вашем случае нужно этот же вопрос задать в ветке по STM32 или ARM.

Сообщение отредактировал VCO - Apr 20 2012, 13:05

[petrov]

Если применительно к этой задаче, без перспективы на развитие, то да, может быть, я не считал. А если для шага в доли Герца, как в классическом DDS, то скорее всего - нет. Рассчёт на лету - это специальное АЛУ с кучей задержек и триггеров, курочка по зёрнышку и ... Хотя и здесь могу быть неправ, я такое АЛУ никогда не считал.

Доли герца здесь не при чём, разрядность фазового аккумулятора практически любую сделать можно. Для 16 бит ЦАПа достаточно будет таблицы на 256 значений четверти периода синуса(точнее две таких таблицы двух портовых, чтобы за такт выборку делать) и параболического интерполятора Farrow (два умножителя и восемь сумматоров), максимальная ошибка интерполяции синуса будет меньше четверти младшего разряда, в общем пустяки для FPGA.

[VCO]

Доли герца здесь не при чём, разрядность фазового аккумулятора практически любую сделать можно. Для 16 бит ЦАПа достаточно будет таблицы на 256 значений четверти периода синуса(точнее две таких таблицы двух портовых, чтобы за такт выборку делать) и параболического интерполятора Farrow (два умножителя и восемь сумматоров), максимальная ошибка интерполяции синуса будет меньше четверти младшего разряда, в общем пустяки для FPGA.

Видете ли тов. Петров, я, СВЧист - Иван Помидоров, с Вами несогласен в принципе! Два в десятой степени - 1024, а это примерно динамика в 60 дБ по напряжению. Для 90 дБ по мощи можете смело брать вдвое более крутой 16-битовый АЦП(ЦАП), после чего ваши расчёты надо пересчитывать, имхо...

Сообщение отредактировал VCO - Apr 20 2012, 17:02

[petrov]

Видете ли тов. Петров, я, СВЧист - Иван Помидоров, с Вами несогласен в принципе! Два в десятой степени - 1024, а это примерно динамика в 60 дБ по напряжению. Для 90 дБ по мощи можете смело брать вдвое более крутой 16-битовый АЦП(ЦАП), после чего ваши расчёты надо пересчитывать, имхо...

Не торопитесь, Иван, остальные значения между этими 1024-мя вычисляются просто и с достачной точностью интерполятором.

[VCO]

Не торопитесь, Иван, остальные значения между этими 1024-мя вычисляются просто и с достачной точностью интерполятором.

А хвост к этим 1024 значениям для дополнения их до 16 разрядов Вы по какой формуле будете рассчитывать?
Прежде чем интерполировать и апроксимировать, мы должны заручиться необходимой и достаточной точностью.
Или же здесь мы сбились с рандомизации на интерполяцию, или имеем слишком разные представления о динамике.
В моём понимании динамический диапазон синтезатора определяется разницей между уровнем выходного сигнала и уровнем побочных негармонических спектральных составляющих, в просторечии "спур", выраженной в дБ. Чем выше разрядность ЦАП, тем ниже спуры. Но и значение, отправленное на ЦАП должно быть рассчитано достаточно точно, иначе мы умышленно исказим форму синуса. Предположим, что вы оставшиеся 6 бит рандомизируете, хотя для снижения спур это нужно делать с младшими 2-3 битами, иначе фазовый шум угробите. Эти 6 бит должны по нормальному закону болтаться около какого-то значения. Какого?
Может я чего-то и не понимаю, но мне кажется, что математика синтезированного DDS, как и ЦАП, должна быть 16-разрядной для достижения динамического диапазона 90 дБ. Если ошибаюсь, то буду благодарен за разъяснение.

[petrov]

А хвост к этим 1024 значениям для дополнения их до 16 разрядов Вы по какой формуле будете рассчитывать?

Какой хвост? Храним 1024 16-ти битных значений одного периода синуса, с фазового аккумулятора старшие 10 бит адресуют из таблицы 4 ближайших к нужному отсчёту значения, часть младших бит аккумулятора управляет параболическим интерполятором, который по четырём ближайшим отсчётам вычисляет промежуточное значение с 16 бит точностью, в итоге нет нужды в огромных таблицах которые не помещаются в FPGA, а результат тот же самый.

Или же здесь мы сбились с рандомизации

dithering - это другое. Вообще можно очень интересные штуки сделать, прыгнуть за разрядность ЦАПа, сделать перестраиваемый noise shaping, на выходе ЦАПа переключаемые полосовые фильтры, которые давят перераспределённый шум квантования.

[khach]

Храним 1024 16-ти битных значений одного периода синуса, с фазового аккумулятора старшие 10 бит адресуют из таблицы 4 ближайших к нужному отсчёту значения, часть младших бит аккумулятора управляет параболическим интерполятором, который по четырём ближайшим отсчётам вычисляет промежуточное значение с 16 бит точностью, в итоге нет нужды в огромных таблицах которые не помещаются в FPGA, а результат тот же самый.

А успеем вычитать 4 значения из таблицы на скорости, близкой к максимальной тактовой? А то тут напрашивается какая-то широкая шина или интерлив банков. Вообщем, хотелось бы глянуть хотя бы на отчет по результатам синтеза такого проекта,особенно интересна максимальная частота.

А про умножение петлёй я вообще не говорил - только прямым методом.

А чем плохо умножится на 2 или 4 с петлей с ФД на частоте ДДС? Петля быстрая, зато дальние спуры и найквисты отсекаются. А в последнее время неплохо показал себя квадратурный VCO в умножителе - очень приятно работать с однополосными смесителями при наличии уже готовых квадратур на выходе VCO.

[petrov]

А успеем вычитать 4 значения из таблицы на скорости, близкой к максимальной тактовой? А то тут напрашивается какая-то широкая шина или интерлив банков. Вообщем, хотелось бы глянуть хотя бы на отчет по результатам синтеза такого проекта,особенно интересна максимальная частота.

Например в циклонах четвёртых встроенные блоки памяти 2-х портовые, два блока памяти потребуется для 4-х значений, работать будут на максимальной тактовой, более 300 МГц для самых быстрых кристаллов. Интерполятор можно конвейеризировать, добиться максимально возможной тактовой.

[VCO]

Например в циклонах четвёртых встроенные блоки памяти 2-х портовые, два блока памяти потребуется для 4-х значений, работать будут на максимальной тактовой, более 300 МГц для самых быстрых кристаллов. Интерполятор можно конвейеризировать, добиться максимально возможной тактовой.

Вообще, многоядерность здесь подразумевается априори, тут даже 7-го Вёртэкса мало для одноядерного синтеза. С 1024 16-разрядными значениями идею понял, видимо это я сбился. Но 300 МГц - не айс, этого слишком мало для DDS. Сейчас речь идёт о 1-2 ГГц. Такие тактовые частоты пока недоступны современным ПЛИС с таким серьёзным проектом, пока - до 1 ГГц. Выход только в многоядерности и грамотном тактировании ядер, серьёзная задача не только для ПЛИСвода, ко и для радиоинженера-синтезаторщика, который будет организовывать тактирование ядер. Одному человеку такой проект трудно поднять!

Что касаемо прыжка за пределы теоретического динамического диапазона ЦАП, то в теме по 16-разрядному DDS было предложено не только младшие биты значения, отправляемого на ЦАП, но и тактовую частоту рандомизировать вокруг основного значения. Если это удастся сделать, уйдём от комбинационных спур, образующихся в результате биений между выходным сигналом и тактовой частотой. Вопрос только в том, какой ценой? Во всяком случае речь о том, что ЦАП должен быть обязательно 16-разрядным уже не стоит так остро, просто передовые 16-разрядники соответствуют реальным тактовым частотам передовых ПЛИС, да и современные тенденции интегрального построения DDS устремлены к увеличению разрядности (лучшие образцы - 14-разрядные).

Сообщение отредактировал VCO - Apr 23 2012, 02:48