импорт схемы в verilog, можно ли? Опции

[exiro]

Читаю книжку Design Capture для PCB (Megratec), там была строка, которую я не понял: "После того как информация запишется в CDB ее можно конвертировать в другой формат например Verilog, Edif, VHDl..."

Так все-таки можно как-то готовую схему из ментора после манипуляций, запихнуть в плисину?

[fill]

Читаю книжку Design Capture для PCB (Megratec), там была строка, которую я не понял: "После того как информация запишется в CDB ее можно конвертировать в другой формат например Verilog, Edif, VHDl..."

Так все-таки можно как-то готовую схему из ментора после манипуляций, запихнуть в плисину?

В DC\DV
Tools>Other_Utilites и выбрать iCDB to Verilog

В DxD
File>Export>Verilog

Чтобы "запихнуть в плисину" надо изначально рисовать используя библиотеку символов под плис (на уровне примитивов).
Ранее это было распространено, теперь же принято сразу формировать VHDL\Verilog описания с более абстрактного уровня, у ментора есть специальный инструмент для этого - HDL_Designer ( тыц )
Набор видео по данному вопросу тыц